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发布时间：2015-03-27 13:00:45
最近做了一个关于CPLD的项目，其实也可以使用FPGA，但是为了成本就利用了CPLD，结果编译程序，时钟约束都是正常的，但是程序运行一段时间后出现异常，但是异常出现时间都不确定，最初还以为是自己程序的问题，改呀改呀，但是还是出现那个异常。郁闷了几天。 当然了也逼着自己将其算.........【阅读全文】
发布时间：2013-10-03 15:44:25
利用Verilog语言实现对一个8位数据进行奇偶检验，具体方法如下，实现奇偶检验的算法就是，如果是偶校验，只要将该8位数据第一位和第二位进行异或，然后将得到的结果和第三位异或，依次下去，直到和第七位异或，这样得到的最后结果，就是偶校验位；如果是奇校验，将上面的偶校验位取反即可。下面的一段小程序就是实现该功.........【阅读全文】
