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发布时间:2017-01-09 09:22:28

不同时钟域之间的多周期路径约束第一种:时钟源为高速、目的时钟为低速的1:多重路径为2,保持为1.上图给定的条件:1.      高速时钟到低速时钟2.      两个时钟有2ns的offset3.      源端时钟是目的端.........【阅读全文】

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发布时间:2016-05-23 13:53:16

正交信号是光栅输出的两路方波信号,其相位相差90°。有专用的芯片可以读取该频率,但是芯片很贵而且不好买,很容易坏掉。下面就是利用FPGA的强大并行功能读取该信号。通过modelsim 添加了frequency 和freqencysencond 也就是AB信号。可以看到data每一个脉冲增加一个计数。在黄线的左侧计数都是增加的,因为A超前B90°;.........【阅读全文】

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发布时间:2016-05-16 10:39:34

    因为工作原因,需要设计一个波形显示的东西。总体架构就采用了STM32+FPGA+ADC.就是利用ADC采集正弦信号,然后将采集到的数据放到FPGA的FIFO里面,接下来,STM32通过和FPGA进行数据通信,将FIFO里面的数据全部读取,然后STM32控制液晶显示器,将读取的数据以波形的形式进行显示。FPGA 主频150MHZ.........【阅读全文】

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发布时间:2015-05-22 11:27:59

因为工作需要就制作了2款核心板,原本打算购买现成的,实际询问才发现,CPLD和FPGA的核心板做的太粗糙,芯片的管脚滤波电容就不加。果断的独立自主,自力更生,自己动手,丰衣足食啊。EPM1270核心板正面EPM1270核心板背面EP1C3核心板正面EP1C3核心板背面.........【阅读全文】

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发布时间:2015-05-21 09:32:37

在设计FPGA项目的时候,对时钟进行约束,但是因为算法或者硬件的原因,都使得时钟约束出现超差现象,接下来主要就是解决时钟超差问题,主要方法有以下几点。第一:换一个速度更快点的芯片,altera公司的cyclone系列FPGA,有6,7,8速度等级的,8的最慢,6的最快,或者cyclone系统4,5更快的芯片,当然了成本会增加些的。第.........【阅读全文】

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