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发布时间:2015-07-10 13:08:19

四层板和六层板涉及到电源层和地层的分割,AD和Cadence是有点区别的,具体看看。<br />首先添加电源层和地层,这里是四层板,红色的圈圈里面是添加信号层,我们利用蓝色的那个add plane,添加电源和地层,这样才会显示梅花孔。<br /><img src="/attachment/201507/10/24343357_1436504535fxBy.jpg" width="700" height="4.........【阅读全文】

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发布时间:2015-06-11 08:55:08

http://blog.sina.com.cn/s/blog_518318f50100jz2b.html1: 在原理图中让一对网络前缀相同,后缀分别为_N 和_P,并且加上差分队对指示。在原理图中,让一对网络名称的前缀名相同,后缀分别为_N 和_P,左键点击Place\ Directives\Differential Pair,这时,鼠标上就出现差分队对指示标志,给差分对的两根线都加上差分队.........【阅读全文】

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发布时间:2015-05-22 11:27:59

因为工作需要就制作了2款核心板,原本打算购买现成的,实际询问才发现,CPLD和FPGA的核心板做的太粗糙,芯片的管脚滤波电容就不加。果断的独立自主,自力更生,自己动手,丰衣足食啊。EPM1270核心板正面EPM1270核心板背面EP1C3核心板正面EP1C3核心板背面.........【阅读全文】

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发布时间:2015-05-21 09:32:37

在设计FPGA项目的时候,对时钟进行约束,但是因为算法或者硬件的原因,都使得时钟约束出现超差现象,接下来主要就是解决时钟超差问题,主要方法有以下几点。第一:换一个速度更快点的芯片,altera公司的cyclone系列FPGA,有6,7,8速度等级的,8的最慢,6的最快,或者cyclone系统4,5更快的芯片,当然了成本会增加些的。第.........【阅读全文】

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发布时间:2015-03-27 13:00:45

    最近做了一个关于CPLD的项目,其实也可以使用FPGA,但是为了成本就利用了CPLD,结果编译程序,时钟约束都是正常的,但是程序运行一段时间后出现异常,但是异常出现时间都不确定,最初还以为是自己程序的问题,改呀改呀,但是还是出现那个异常。郁闷了几天。    当然了也逼着自己将其算.........【阅读全文】

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