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分类: Verilog

2018-08-11 16:17:30

reg [1:0] _step_1, _step_2;
always @(posedge sys_clk_12288khz or negedge sys_nrst)
begin
    if (~sys_nrst) _step_1 <= 2'b00;
    else
    case (_step_1)
    2'b00 : _step_1 <= 2'b01;
    2'b01 : _step_1 <= 2'b10;
    2'b10 : _step_1 <= 2'b00;
    default : _step_1 <= 2'b00;
    endcase
end

always @(negedge sys_clk_12288khz or negedge sys_nrst)
begin
    if (~sys_nrst) _step_2 <= 2'b00;
    else
    case (_step_1)
    2'b00 : _step_2 <= 2'b01;
    2'b01 : _step_2 <= 2'b10;
    2'b10 : _step_2 <= 2'b00;
    default : _step_2 <= 2'b00;
    endcase
end

assign tvp5158_BCLK_R = (_step_1[1] | _step_2[1]);
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