quartus 中关于不含default的case语句的疑惑

在组合逻辑中写case语句时，一般的情况下，一定要包含所有的分支条件，每个条件覆盖所有的敏感列表
（case中使用的变量）,并且加上default。以避免综合的过程中产生锁存器，而得不到正确的结果。
例如：

always@(a)
begin
case(a)
0:b=0;
1:b=1;
2:b=2;
3:b=3;
4:b=4;
5:b=5;
endcase
end

a的值每个时钟周期加1。在SingalTap中得到的结果为：

可以看到，b＝6的结果。
综合出来的电路如下：

由于小于比较器会带来延时，因此当a刚好等于6时，锁存的ena信号仍然为高电平，此时锁存器保存值6。之后ena为低时锁定值6。

如果使用时序逻辑，则会综合出触发器，以保存b的值。

always@(posedge clk)
begin
temp=b;
end

always@(a)
begin
case(a)
0:b=0;
1:b=1;
2:b=2;
3:b=3;
4:b=4;
5:b=5;
default:b=temp;
endcase
end

这样就可以得到正确的结果：