使用SignalTap II 有时无法显示reg和wire值解决

写Verilog时，虽然每个module都会先用ModelSim或Quartus II自带的simulator仿真过，但真的将每个module合并时，一些不可预期的“run-time”问题可能才一一浮现，这时得靠SignalTap II来帮忙debug。

写Verilog时，虽然每个module都会先用ModelSim或Quartus II自带的simulator仿真过，但真的将每个module合并时，一些不可预期的“run-time”问题可能才一一浮现，这时得靠SignalTap II来帮忙debug。

使用环境：Quartus II 8.0 + DE2-70 (Cyclone II EP2C70F896C6N)

实际使用SignalTap II时，会发现有些reg与wire可以观察，有些又无法观察，本文整理出完整的reg与wire观察方法。

观察reg

SSignalTapII_register_not_preserve.v / Verilog

module SignalTapII_register_not_preserve (
   input iCLK,
   input iRST_N
);

reg [3:0] cnt;

always@(posedge iCLK, negedge iRST_N) begin
  if (!iRST_N)
     cnt <= 4'h0;
  else
     cnt <= cnt + 4'h1;
end

endmodule

这是个很简单的计数器，我故意让cnt不做output，而想用SignalTap II去观察cnt这个reg的值。

cnt都是0，显然不合理，表示SignalTap II无法capture cnt这个reg的值。为什么会这样呢?

若我们将SignalTap II拿掉，重新用Quartus II编译，观察其compilation report，显示register为0。

观察RTL Viewer的合成结果，真的没有register!!

这证明了一件事情，Quartus II在合成时，发现cnt并没有需要output，而自动最佳化不合成cnt，导致SignalTap II无法观察reg，不过有时为了debug方便，我们就是想观察这种reg，有办法让Quartus II暂时不要启动最佳化吗?

使用Synthesis Attribute避免最佳化

SignalTapII_register_preserve.v / Verilog

module SignalTapII_register_preserve (
   input iCLK,
   input iRST_N
)

reg [3:0] cnt /*synthesis noprune*/;

always@(posedge iCLK, negedge iRST_N) begin
  if (!iRST_N)
     cnt <= 4'h0;
  else
     cnt <= cnt + 4'h1;
end

endmodule

6行
reg [3:0] cnt /*synthesis noprune*/;

多了/*synthesis noprune*/这个synthesis attribute，指示Quartus II不要对cnt做最佳化，保留此register以供SignalTap II观察，注意必须写在分号前面，不能如下写在分号后面。

reg [3:0] cnt;/*synthesis noprune*/ //错!!

编译后，SignalTap II就能顺利的观察到cnt的值!!重点是不需改top module的interface，只需对想观察的reg加上synthesis attribute即可。

Quartus II也支援Verilog 2001的語法

module SignalTapII_register_preserve (
   input iCLK,
   input iRST_N
);

// Verilog 2001
//(*noprune*) reg [3:0] cnt;

always@(posedge iCLK, negedge iRST_N) begin
  if (!iRST_N)
     cnt <= 4'h0;
  else
     cnt <= cnt + 4'h1;
end

endmodule

7行
(*noprune*) reg [3:0] cnt;

这是Verilog 2001的语法，Quartus II 8.0也能看得懂。

若希望整个module的reg都不被最佳化，可将synthesis attribute放在module。

module SignalTapII_register_preserve (
   input iCLK,
   input iRST_N
) /*synthesis noprune*/;

reg [3:0] cnt;

always@(posedge iCLK, negedge iRST_N) begin
  if (!iRST_N)
     cnt <= 4'h0;
  else
     cnt <= cnt + 4'h1;
end

endmodule

1行
module SignalTapII_register_preserve (
input iCLK,
input iRST_N
//);
) /*synthesis noprune*/;

module SignalTapII_register_preserve (
input iCLK,
input iRST_N
) /*synthesis preserve*/;

观察 wire 同样的，在 SignalTapII 观察 wire 时，有时也会因为被 QuartusII 优化掉而无法用 SignalTapII 观察。 SignalTapII_wire_not_keep.v / Verilog moduleSignalTapII_wire_not_k

观察wire
同样的，在SignalTap II观察wire时，有时也会因为被Quartus II优化掉而无法用SignalTap II观察。

SignalTapII_wire_not_keep.v / Verilog

module SignalTapII_wire_not_keep (
   input         iCLK,
   input         iRST_N,
   output [3:0] oCNT
);

wire [3:0] Cnt;
reg   [3:0] cnt;

assign Cnt = cnt;
assign oCNT = Cnt;

always@(posedge iCLK, negedge iRST_N) begin
  if (!iRST_N)
     cnt <= 4'h0;
  else
     cnt <= cnt + 4'h1;
end

endmodule

7行
wire [3:0] Cnt;

假设我想用SignalTap II去观察Cnt这个wire。

Cnt都是0，显然不合理，表示SignalTap II无法capture cnt这个wire的值。为什么会这样呢?

因为Cnt这个wire已经被Quartus II优化不见了!!

不过有时为了debug方便，我们就是想观察这种wire，有办法让Quartus II暂时不要启动最佳化吗?

SignalTapII_wire_keep.v / Verilog

module SignalTapII_wire_keep (
   input         iCLK,
   input         iRST_N,
   output [3:0] oCNT
);

wire [3:0] Cnt /*synthesis keep*/;
reg   [3:0] cnt;

assign Cnt = cnt;
assign oCNT = Cnt;

always@(posedge iCLK, negedge iRST_N) begin
  if (!iRST_N)
     cnt <= 4'h0;
  else
     cnt <= cnt + 4'h1;
end

endmodule

|
7行
wire [3:0] Cnt /*synthesis keep*/;

Quartus II也支援Verilog 2001的語法

module SignalTapII_wire_keep (
   input         iCLK,
   input         iRST_N,
   output [3:0] oCNT
);

// Verilog 2001
(*keep*) wire [3:0] Cnt;
reg   [3:0] cnt;

assign Cnt = cnt;
assign oCNT = Cnt;

always@(posedge iCLK, negedge iRST_N) begin
  if (!iRST_N)
     cnt <= 4'h0;
  else
     cnt <= cnt + 4'h1;
end

endmodule

8行
(*keep*) wire [3:0] Cnt;

这是Verilog 2001的语法，Quartus II 8.0也能看得懂。

结语
关于避免Quartus II优化reg，/*synthesis noprune*/与/*synthesis preserve*/还是有些差异，程序写到很大时，可能一时很难决定要用哪一个attribute，可以交替试试看，反正1/2的机会，总会对一个。会使用synthesis attribute之后，总算解掉长久以来，无法用SignalTap II观察reg与wire的老问题。

多了/*synthesis keep*/这个synthesis attribute，指示Quartus II不要对Cnt做最佳化，保留此wire以供SignalTap II观察，注意必须写在分号前面，不能如下写在分号后面。
wire [3:0] Cnt;/*synthesis keep*/ //错

编译后，SignalTap II就能顺利的观察到Cnt的值!!重点是不需改top module的interface，只需对想观察的wire加上synthesis attribute即可。

将/*synthesis noprune*/放在module，这样整个module的reg将不被最佳化，不用再一一指定。

另外一个与reg相关的Synthesis Attribute：/*synthesis preserve*/
跟reg相关的attribute，除了/*synthesis noprune*/可用，还有一个/*synthesis preserve*/可用，两者的差异在于：

/*synthesis noprune*/避免Quartus II优化掉没output的reg。

/*synthesis preserve*/避免Quartus II将reg优化为常数，或者合并重复的reg。

也可以使用Verilog 2001的写法

//(*preserve*) reg [3:0] cnt;