昨天晚上看了一段代码,其中出现了`ifdef、`else、`endif,一时想不起来这几个关键字的用法的含义,所以今天来实验室就先查了一下,具体用法如下:
一般情况下,Verilog
HDL源程序中所有的行都参加编译。但是有时候希望对其中的一部份内容只有在条件满足的时候才进行编译,也就是对一部分内容指定编译的条件,这就是“条件编译”。有时,希望当满足条件时对一组语句进行编译,当条件不满足时则对另外一组语句进行编译。
条件编译命令的几种形式:
注意:被忽略掉不进行编译的程序段部分也要符合Verilog
HDL程序的语言规则。
通常在Verilog
HDL程序中用到`ifdef、`else、`endif编译命令的情况有以下几种:
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