超越时空思念
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做一个技术的狂热追求者
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大风起兮
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发布时间：2014-12-09 18:30:39
设计中经常会定义macro来简化设计，尤其是在某个.v文件多个地方或者多个.v文件都用到某一常量时，定义macro就非常方便。注：所谓macro就是verilog中用`define 所定义的常量，或者开关 如 `define DLY #1 &n.........【阅读全文】
发布时间：2014-11-21 19:48:52
执行server_passive，没有任何输出，ldd server_passive没有任何输出，加入-v属性也不行后来检查每个动态库的输出root@cubieboard2:~/work/gsm# ldd libIce.so.3.5.1 not a dynamic executableroot@cubieboard2:~/work/gsm# ldd libIceUtil.so.3.5.1 not a dynamic exe.........【阅读全文】
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