发布时间：2014-10-31 08:53:14

使用 Simulink、算法块和已有的 HDL 代码，可创建系统级的设计模型，并优化设计以在硬件上实现。HDL Coder?可用于自动生成 HDL 代码，以在 FPGA 中快速实现算法。通过采用 HDL Verifier将 Simulink 测试平台与在 HDL 仿真器中运行的 FPGA 实现方案联系起来，可从功能上验证 HDL 代码。     .........【阅读全文】

发布时间：2014-10-23 13:57:33

UCF常用语句总结1. OFFSET根据芯片外围电路的时序特性约束了内部延时。1.1. OFFSET_IN 约束输入信号    OFFSET_IN_AFTER：输入信号（in）在时钟后（after）多长时间进入芯片。    OFFSET_IN_BEFORE：输入信号（in）在时钟前（before）多长时间进入芯.........【阅读全文】

发布时间：2014-10-19 20:09:15

上一篇《XDC约束技巧之时钟篇》介绍了XDC的优势以及基本语法，详细说明了如何根据时钟结构和设计要求来创建合适的时钟约束。我们知道XDC与UCF的根本区别之一就是对跨时钟域路径（CDC）的缺省认识不同，那么碰到FPGA设计中常见的CDC路径，到底应该怎么约束，在设计上又要注意些什么才能保证时序报告的准确性？CDC.........【阅读全文】

发布时间：2014-10-15 12:05:10

在给 FPGA 做逻辑综合和布局布线时，需要在工具中设定时序的约束。通常，在 FPGA　　中都包含有4 种路径：从输入端口到寄存器，从寄存器到寄存器，从寄存器到输出，从输入　　到输出的纯组合逻辑。通常，需要对这几种路径分别进行约束，以便使设计工具能够得到最　　优化的结果。下面对这几种路径分别进行讨论.........【阅读全文】

发布时间：2014-10-14 13:44:05

SRAM使用的是ISSI的61LV5128，8位宽，19条地址线。FPGA内部有一个地址产生计数单元，因此数据读操作时输出管脚的时序起点就是这些地址产生单元。因为希望快速读SRAM，所以状态机代码读SRAM是第一个时钟周期送地址（SRAM的OE#信号始终接地），第二个时钟周期读数据。系统时钟使用的是50MHz（20ns），SRAM的标称读写速度可.........【阅读全文】