全部博文（36）
发布时间：2014-07-30 14:24:48
在进行FPGA的设计时，经常会需要在综合、实现的阶段添加约束，以便能够控制综合、实现过程，使设计满足我们需要的运行速度、引脚位置等要求。通常的做法是设计编写约束文件并导入到综合实现工具，在进行FPGA/CPLD的综合、实现过程中指导逻辑的映射和布局布线。下面主要总结一下Xilinx FPGA时序约束设计和分析。 .........【阅读全文】
发布时间：2014-07-30 14:23:07
通过观察波形可以确定以下情况： 是否有数据接收或发送； 数据是否正确； 波特率是否正确；一、串行数据的格式异步串行数据的一般格式是：起始位+数据位+停止位，其中起始位1 位，数据位可以是5、6、7、8位，停止位可以是1、1.5、2位。起始位是一个值为0的位，所以对于正逻辑的TTL电平，起始位是一位时间的低.........【阅读全文】
