分类： 嵌入式
2010-05-26 10:45:18
Verilog HDL 编码中的阻塞赋值与非阻塞赋值的编码规范：
1 对组合逻辑建模采用阻塞式赋值；
2 对时序逻辑建模采用非阻塞式赋值；
3 用多个 always 块分别对组合和时序逻辑建模；
4 如果在同一个 always 块里面既为组合逻辑又为时序逻辑建模，应使用"非阻塞赋值";
5 不要在同一个 always 块里面混合使用"阻塞赋值"和"非阻塞赋值" ；
6 当为锁存器（latch）建模，使用"非阻塞赋值" 。
