公司近日在美国加利福尼亚州圣荷西市召开的嵌入式处理器论坛上发布了。ARM表示，作为中一个新的高性能协议，AXI技术丰富了现有的AMBA标准内容，满足超高性能和复杂的()设计的需求。 ARM公司首席技术官Mike Muller先生表示：“新的AXI协议将巩固AMBA在高性能系统领域的领先地位。AXI技术拥有及多项数据交换等功能，因而，AXI技术能提供高数据带宽、高速时钟、低延时性等，满足了各种系统的设计需求。” Instat/MDR公司高级分析师Markus Levy先生指出，AXI技术满足了逐渐增长的超高性能应用产品特殊设计的协议需求。AXI技术拥有如信号分区寄存器、乱序猝发处理等性能，将协助新一代片上系统中片内数据的传输。此外，有如此众多的ARM合作伙伴们愿意参与开发AXI协议，足以证明AXI协议早已获得广泛的业界认可及支持。 为了支持现有的AMBA协议(包括APB和AHB)，ARM将提供一系列完整的产品来补充第三方对AXI技术的支持，包括一整套模拟、验证、实现IP的设计环境。 新的高性能AXI协议技术性能包括： ？单向通道体系结构。信息流只以单方向传输，因而简化了时钟域间的桥接。因此，可减少门数量，并且当信号经过复杂的片上系统时，减少了延时。 ？支持多项数据交换。通过并行执行猝发操作，极大地提高了数据吞吐能力。因可以在更短的时间内完成所需任务，不但可以满足所需的高性能要求，还能够减少功耗。 ？独立的地址和数据通道。地址和数据通道分开，能对每一个通道进行单独优化，可以根据需要控制时序通道，将时钟频率提到最高，并将延时降到最低。 ？增强的灵活性。AXI技术拥有对称的主从接口，无论在点对点或在多层系统中，都能十分方便地使用AXI技术。 据悉，AMBA AXI标准现已由ARM公布，该标准是完全开放和免费的，ARM网站()上也有下载。 随着深亚微米工艺技术日益成熟，集成电路芯片的规模越来越大。数字IC从基于时序驱动的设计方法，发展到基于IP复用的设计方法，并在SOC设计中得到了广泛应用。在基于IP复用的SoC设计中，片上总线设计是最关键的问题。为此，业界出现了很多片上总线标准。其中，由ARM公司推出的AMBA片上总线受到了广大IP开发商和SoC系统集成者的青睐，已成为一种流行的工业标准片上结构。AMBA规范主要包括了AHB(Advanced High performance Bus)系统总线和APB(Advanced Peripheral Bus)外围总线。
AMBA片上总线
AMBA 2.0规范包括四个部分：AHB、ASB、APB和Test Methodology。AHB的相互连接采用了传统的带有主模块和从模块的共享总线，接口与互连功能分离，这对芯片上模块之间的互连具有重要意义。AMBA已不仅是一种总线，更是一种带有接口模块的互连体系。
基于AMBA的片上系统
大多数挂在总线上的模块(包括处理器)只是单一属性的功能模块：主模块或者从模块。主模块是向从模块发出读写操作的模块，如CPU，DSP等；从模块是接受命令并做出反应的模块，如片上的RAM，AHB／APB 桥等。另外，还有一些模块同时具有两种属性，例如直接存储器存取(DMA)在被编程时是从模块，但在系统读传输数据时必须是主模块。如果总线上存在多个主模块，就需要仲裁器来决定如何控制各种主模块对总线的访问。虽然仲裁规范是AMBA总线规范中的一部分，但具体使用的算法由RTL设计工程师决定，其中两个最常用的算法是固定优先级算法和循环制算法。AHB总线上最多可以有16个主模块和任意多个从模块，如果主模块数目大于16，则需再加一层结构(具体参阅ARM公司推出的Multi-layer AHB规范)。APB 桥既是APB总线上唯一的主模块，也是AHB系统总线上的从模块。其主要功能是锁存来自AHB系统总线的地址、数据和控制信号，并提供二级译码以产生APB外围设备的选择信号，从而实现AHB协议到APB协议的转换。
AHB简介
AHB主要用于高性能模块(如CPU、DMA和DSP等)之间的连接，作为SoC的片上系统总线，它包括以下一些特性：单个时钟边沿操作；非三态的实现方式；支持突发传输；支持分段传输；支持多个主控制器；可配置32位~128位总线宽度；支持字节、半字节和字的传输。AHB 系统由主模块、从模块和基础结构(Infrastructure)3部分组成，整个AHB总线上的传输都由主模块发出，由从模块负责回应。基础结构则由仲裁器(arbiter)、主模块到从模块的多路器、从模块到主模块的多路器、译码器(decoder)、虚拟从模块(dummy Slave)、虚拟主模块(dummy Master)所组成。
APB简介
APB主要用于低带宽的周边外设之间的连接，例如UART、1284等，它的总线架构不像AHB支持多个主模块，在APB里面唯一的主模块就是APB 桥。其特性包括：两个时钟周期传输；无需等待周期和回应信号；控制逻辑简单，只有四个控制信号。
1)系统初始化为IDLE状态，此时没有传输操作，也没有选中任何从模块。
2)当有传输要进行时，PSELx＝1，PENABLE＝0，系统进入SETUP状态，并只会在SETUP 状态停留一个周期。当PCLK的下一个上升沿时到来时，系统进入ENABLE 状态。
3)系统进入ENABLE状态时，维持之前在SETUP 状态的PADDR、PSEL、PWRITE不变，并将PENABLE置为1。传输也只会在ENABLE状态维持一个周期，在经过SETUP与ENABLE状态之后就已完成。之后如果没有传输要进行，就进入IDLE状态等待；如果有连续的传输，则进入SETUP状态。 | 