这个东西其实是在上一个冬天就做完了，而且似乎已经产业化了，当时是为一位朋友做的，这个朋友再卖给产业化的人，就像流于俗套的故事一样，这个朋友拿到了钱，不过不像项目开始时说的那样与我有关。想想多年前一起吃喝拉撒的场景，叹了一口气抹去那些记忆，也只能算了。现在把这个设计写在博文博文中，一方面可以回忆回忆当时的设计思路，也希望可以为其他设计FPGA的兄弟姐妹们提供一点参考。
当时的写的ppt文档可在下列地址下载：
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60HZ 1024x768VGA.pdf |
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673KB |
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这个板子其实就是在烂大街的S3C2410的板子上加一片FPGA EP2C5，SDRAM和ADV7123。由于2410有LCD控制器，在LCD接口的外面加一片Video DAC，这个板子上的ADV7123就可以输出VGA信号，就可以接显示器了。但是当输出的分辨率过高，比如1024x768甚至更高的时候，LCD接口要求的带宽过高，这样就会影响2410上面的应用的运行速度。
因此就产生了这个设计，这个设计的目的就是让2410输出高分辨率低帧率的信号，比如,通过FPGA把输出的图像保存在其控制的SDRAM中，然后FPGA中的图像产生部分再把这些数据读出来，按照的速度输出到ADV7123上。
这个设计对于心电监护这样的设备已经够用了，因为心电信号的更新低于20HZ，其实它适用于所有刷新率要求不高但是要接VGA显示器的场合。
系统的框架大概就是上面这个样子的了，LCD Receiver是从2410LCD接口接收数据的了，其实就是检测到HSYNC，VSYNC，VDEN后通过CLK将数据采集进来，然后存储到FIFO中，这部分的逻辑需要根据2410的LCD时序进行设计。使用FIFO有两个用处，一方面是匹配读写的速度，一方面是转换数据宽度，因为只是用2410 LCD输出数据中的8bit数据，即RGB332， 而SDRAM和RW Control 模块都是按照16bit进行操作的，因此可以通过一个8bit输入16bit输出的FIFO进行转换。
RW Control模块顾名思义，主要是进行SDRAM读写控制了，当收到dcfifo2的Almost Full的时候读取dcfifo2将其写入SRAM，当收到dcfifo1的Almost Empty的时候，读取SDRAM中的数据将其写入dcfifo1供VGA模块转换。dcfifo1是一个16bit输入8bit输出的FIFO，其功能和dcfifo2 正好相反。
其中的PLL、FIFO模块用的就是Altera Quartus中的现成模块，SDRAM用的也是altera的开源模块，就是ref-sdr-sdram-verilog.zip，在google搜索有一大堆，只要把其中定义总线宽度的地方改一改就差不多可以用了，其它的关于刷新时间之类的SDRAM的初始化参数则是在RW Control模块启动的时候发出命令，再让SDRAM控制模块传给SDRAM芯片的。
VGA产生模块从dcfifo1读取图像数据，产生相应的信号控制Video DAC。主要是要搞清楚前肩，后肩的概率，其实就是每一行（或一帧）后面和前面的间隙时间。输出的时钟频率尽量符合标准的规范。
就像所有的开发一样，设计只是其中很小的一部分，最大的一部分是调试。Altera SignalTrap相当于是一个免费的逻辑分析仪，虽然其存储深度和芯片内部的存储器大小相关，但是还是相当方便的。如何使用可以参考altera的application note。
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