quartus 中常量使用

在quartus 中使用reg变量作为常量可能会出问题例如：

module a(data_in,data_out);
input data_in;
output data_out;
reg data_out;

always@(data_in)
begin
data_out=~data_in;
end

endmodule

module regtest(clk,data_out);
input clk;
output data_out;

reg vcc;

initial
     vcc=1;

a(vcc,data_out);

endmodule

这样得到的结果是错误的，有可能是没有把vcc综合成一个触发器而默认使其为低电平。如果想使用常量可以用wire变量代替，如下：

wire vcc;
assign vcc=1;