VHDL设计中要注意的一些问题

以前博客的老文章

这些总结是来自网上一个好像是科大还是哪个学校的学生选修了VHDL后做的一些总结，
　　
　　感觉都还不错的吧，，
　　
　　是在我搜索INTEGER的用法的时候找到的，
　　
　　1. integer 的定义,最好要给出一个range否则在电路的每一级整数的宽度都是32位的,这样将会大大的浪费系统的资源.
　　
　　2.std_logic和std_logic_vectot这些标准逻辑变量总共有9种状态,判断的时候要注意逻辑结构的严密性,如果使用IF ELSE结构的时候,尤其要注意,否则程序将会死循环.
　　
　　3.变量和信号在程序中都允许使用初始值,在仿真中也可以实现,但是一旦在实际设计中,各个厂家的片子不同,甚至是同个厂家不同的片子初始的状态都是不同的.所以程序中的初始值的设置等等,在实际电路中都应该有一个对应的初始化电路.
　　
　　4.语言中的CONSTANT 常量对应的是电路中的 地线 和Vcc等.
　　
　　5.VHDL中的变量和软件编程的变量是完全相同的概念,但是信号的使用要和实际的电路相结合,一个信号对应着实际电路的一个触发器.
　　
　　6.电路中慎用 * 和 ** ,他们的实现要占用相当大的硬件资源!
　　
　　7.人类的疑惑不是来自未知东西,而是已知的东西.所以不要将VHDL和一般软件编程语言想当然的联系起来.VHDL是门新的语言,用全新的态度来学习!