protel dxp 2004 pcb设计经验

随着芯片集成度增大，引脚增多，一个cpu芯片在单位空间上存在的引线越来越多，导致布线的成功率降低，提高布线成功率的基本思想：

1芯片制作的目的不是来做学习用的开发板，所以要想在一块板子上集成各种设备会极大的增加布线的难度

建议使用：扩展板+核心板的方法

2合理的元器件布局相当的关键

依靠度较大的元器件要就近放置，在放置的时候避免出现大量的交叉线，要通过反复移动查看交叉的效果，多个元气件复杂的交织在一起的时候更是如此

3内电层至关重要

一般的板子需要大量的电源接口，这些接口一般都是并联在一起的，所以单独设置一个层作为电源层会使得布线压力减少不小，如果出现多种电源，适当的调整元器件布局使得电源按种类相对集中，然后分割内垫层

加上地层

4手动布线与自动布线相结合

对与大型的布线，纯手动累死了也出不来，纯自动把电脑累死了也出不来，在设计规则里设计好布线规则后，手动布置一些总线类的导线，不要让电脑布德乱七八糟，然后自动布线的时候选择锁定预布线。

5布线引擎的质量很重要

一定要选一个能力超凡的引擎。我用的protel dxp 2004 快把握累死了

 

以下是转载的：pcb layout

1. 一般规则
1.1 PCB板上预划分数字、模拟、DAA信号布线区域。
1.2 数字、模拟元器件及相应走线尽量分开并放置於各自的布线区域内。
1.3 高速数字信号走线尽量短。
1.4 敏感模拟信号走线尽量短。
1.5 合理分配电源和地。
1.6 DGND、AGND、实地分开。
1.7 电源及临界信号走线使用宽线。
1.8 数字电路放置於并行总线/串行DTE接口附近，DAA电路放置於电话线接口附近。
2. 元器件放置
2.1 在系统电路原理图中：
a) 划分数字、模拟、DAA电路及其相关电路；
b) 在各个电路中划分数字、模拟、混合数字/模拟元器件；
c) 注意各IC芯片电源和信号引脚的定位。
2.2 初步划分数字、模拟、DAA电路在PCB板上的布线区域(一般比例2/1/1)，数字、模拟元器件及其相应走线尽量远离并限定在各自的布线区域内。
Note:当DAA电路占较大比重时，会有较多控制/状态信号走线穿越其布线区域，可根据当地规则限定做调整，如元器件间距、高压抑制、电流限制等。
2.3 初步划分完毕後，从Connector和Jack开始放置元器件：
a) Connector和Jack周围留出插件的位置；
b) 元器件周围留出电源和地走线的空间；
c) Socket周围留出相应插件的位置。
2.4 首先放置混合型元器件(如Modem器件、A/D、D/A转换芯片等)：
a) 确定元器件放置方向，尽量使数字信号及模拟信号引脚朝向各自布线区域；
b) 将元器件放置在数字和模拟信号布线区域的交界处。
2.5 放置所有的模拟器件：
a) 放置模拟电路元器件，包括DAA电路；
b) 模拟器件相互靠近且放置在PCB上包含TXA1、TXA2、RIN、VC、VREF信号走线的一面；
c) TXA1、TXA2、RIN、VC、VREF信号走线周围避免放置高噪声元器件；
d) 对於串行DTE模块，DTE EIA/TIA-232-E
系列接口信号的接收/驱动器尽量靠近Connector并远离高频时钟信号走线，以减少/避免每条线上增加的噪声抑制器件，如阻流圈和电容等。
2.6 放置数字元器件及去耦电容：
a) 数字元器件集中放置以减少走线长度；
b) 在IC的电源/地间放置0.1uF的去耦电容，连接走线尽量短以减小EMI；
c) 对并行总线模块，元器件紧靠
Connector边缘放置，以符合应用总线接口标准，如ISA总线走线长度限定在2.5in；
d) 对串行DTE模块，接口电路靠近Connector；
e) 晶振电路尽量靠近其驱动器件。
2.7 各区域的地线，通常用0 Ohm电阻或bead在一点或多点相连。
3. 信号走线
3.1 Modem信号走线中，易产生噪声的信号线和易受干扰的信号线尽量远离，如无法避免时要用中性信号线隔离。
Modem易产生噪声的信号引脚、中性信号引脚、易受干扰的信号引脚如下表所示：
===============================================================
| Noise Source | neutral | noise
sensitive 

　

-----------+----------------+----------------+-----------------
VDD,GND, AGND | | 31,38,34,37 |

-----------+----------------+----------------+-----------------
Crystal | 52,53 | |

-----------+----------------+----------------+-----------------
Reset | | 35 |

-----------+----------------+----------------+-----------------
Memory BUS| 1-6,9-10,12-13 | |
| 43-50,58-68 | |

-----------+----------------+----------------+-----------------
NVRAM | | 39,42 |

-----------+----------------+----------------+-----------------
Telephone | | 7-8,36,51,54 | 24-25,30,32-33

-----------+----------------+----------------+-----------------
Audio | | | 23,26-29

-----------+----------------+----------------+-----------------
串行DTE | 40-41 | 11,14-22,55-57 |

===============================================================

===============================================================
| Noise Source | neutral | noise
sensitive

-----------+----------------+----------------+-----------------
VDD,GND, AGND | | 31,38,34,37 |

-----------+----------------+----------------+-----------------
Crystal | 52,53 | |

-----------+----------------+----------------+-----------------
Reset | | 35 |

-----------+----------------+----------------+-----------------
Memory BUS| 1-6,9-10,12-13 | |
| 43-50,58-68 | |

-----------+----------------+----------------+-----------------
NVRAM | | 39,42 |

-----------+----------------+----------------+-----------------
Telephone | | 7-8,36,51,54 | 24-25,30,32-33

-----------+----------------+----------------+-----------------
Audio | | | 23,26-29

-----------+----------------+----------------+-----------------
并行总线 | 11,14-22,40-41 | |
| 55-57 | |

===============================================================
3.2 数字信号走线尽量放置在数字信号布线区域内；
模拟信号走线尽量放置在模拟信号布线区域内；
(可预先放置隔离走线加以限定，以防走线布出布线区域)
数字信号走线和模拟信号走线垂直以减小交叉耦合。
3.3 使用隔离走线(通常为地)将模拟信号走线限定在模拟信号布线区域。
a) 模拟区隔离地走线环绕模拟信号布线区域布在PCB板两面，线宽50-100mil；
b) 数字区隔离地走线环绕数字信号布线区域布在PCB板两面，线宽50-100mil，其中一面PCB板边应布200mil宽度。
3.4 并行总线接口信号走线线宽>10mil(一般为12-15mil)，如/HCS、/HRD、/HWT、/RESET。
3.5 模拟信号走线线宽>10mil(一般为12-15mil)，如MICM、MICV、SPKV、VC、VREF、TXA1、TXA2、RXA、TELIN、TELOUT。
3.6 所有其它信号走线尽量宽，线宽>5mil(一般为 10mil)，元器件间走线尽量短(放置器件时应预先考虑)。
3.7 旁路电容到相应IC的走线线宽>25mil，并尽量避免使用过孔。
3.8 通过不同区域的信号线(如典型的低速控制/状态信号)应在一点(首选)或两点通过隔离地线。如果走线只位於一面，隔离地线可走到PCB的另一面以跳过信号走线而保持连续。
3.9 高频信号走线避免使用90度角弯转，应使用平滑圆弧或45度角。
3.10 高频信号走线应减少使用过孔连接。
3.11 所有信号走线远离晶振电路。
3.12 对高频信号走线应采用单一连续走线，避免出现从一点延伸出几段走线的情况。
3.13 DAA电路中，穿孔周围(所有层面)留出至少60mil的空间。
3.14 清除地线环路，以防意外电流回馈影响电源。

4. 电源
4.1 确定电源连接关系。
4.2 数字信号布线区域中，用10uF电解电容或钽电容与0.1uF瓷片电容并联後接在电源/地之间.在PCB板电源入口端和最远端各放置一处，以防电源尖峰脉冲引发的噪声干扰。
4.3 对双面板，在用电电路相同层面中，用两边线宽为 200mil的电源走线环绕该电路。(另一面须用数字地做相同处理)
4.4 一般地，先布电源走线，再布信号走线。
5. 地
5.1双面板中，数字和模拟元器件(除DAA)周围及下方未使用之区域用数字地或模拟地区域填充，各层面同类地区域连接在一起，不同层面同类地区域通过多个过孔相连:Modem DGND引脚接至数字地区域，AGND引脚接至模拟地区域;数字地区域和模拟地区域用一条直的空隙隔开。
5.2 四层板中，使用数字和模拟地区域覆盖数字和模拟元器件(除DAA)；Modem DGND引脚接至数字地区域，AGND引脚接至模拟地区域;数字地区域和模拟地区域用一条直的空隙隔开。
5.3 如设计中须EMI过滤器，应在接口插座端预留一定空间，绝大多数EMI器件(Bead/电容)均可放置在该区域;未使用之区域用地区域填充，如有屏蔽外壳也须与之相连。
5.4 每个功能模块电源应分开。功能模块可分为：并行总线接口、显示、数字电路(SRAM、EPROM、Modem)和DAA等，每个功能模块的电源/地只能在电源/地的源点相连。
5.5 对串行DTE模块，使用去耦电容减少电源耦合，对电话线也可做相同处理。
5.6 地线通过一点相连，如可能，使用Bead；如抑制EMI需要，允许地线在其它地方相连。
5.7 所有地线走线尽量宽，25-50mil。
5.8 所有IC电源/地间的电容走线尽量短，并不要使用过孔。
6. 晶振电路
6.1 所有连到晶振输入/输出端(如XTLI、XTLO)的走线尽量短，以减少噪声干扰及分布电容对Crystal的影响。XTLO走线尽量短，且弯转角度不小於45度。(因XTLO连接至上升时间快，大电流之驱动器)
6.2 双面板中没有地线层，晶振电容地线应使用尽量宽的短线连接至器件上
离晶振最近的DGND引脚，且尽量减少过孔。
6.3 如可能，晶振外壳接地。
6.4 在XTLO引脚与晶振/电容节点处接一个100 Ohm电阻。
6.5 晶振电容的地直接连接至 Modem的GND引脚，不要使用地线区域或地线走线来连接电容和Modem的GND引脚。
7. 使用EIA/TIA-232接口的独立Modem设计
7.1 使用金属外壳。 如果须用塑料外壳，应在内部贴金属箔片或喷导电物质以减小EMI。
7.2 各电源线上放置相同模式的Choke。
7.3 元器件放置在一起并紧靠EIA/TIA-232接口的Connector。
7.4 所有EIA/TIA-232器件从电源源点单独连接电源/地。电源/地的源点应为板上电源输入端或调压芯片的输出端。
7.5 EIA/TIA-232电缆信号地接至数字地。
7.6 以下情况EIA/TIA-232电缆屏蔽不用接至Modem外壳;空接;通过Bead接到数字地;EIA/TIA-232电缆靠近Modem外壳处放置一磁环时直接连到数字地。
8. VC及VREF电路电容走线尽量短，且位於中性区域。
8.1 10uF VC电解电容正极与0.1uF VC电容的连接端通过独立走线连至Modem的VC引脚(PIN24)。
8.2 10uF VC电解电容负极与0.1uF VC电容的连接端通过Bead後用独立走线连至Modem的AGND引脚(PIN34)。
8.3 10uF VREF电解电容正极与0.1uF VC电容的连接端通过独立走线连至Modem的VREF引脚(PIN25)。
8.4 10uF VREF电解电容负极与0.1uF VC电容的连接端通过独立走线连至Modem的VC引脚(PIN24)；注意与8.1走线相独立。
VREF ------+--------+
┿ 10u ┿ 0.1u
VC ------+--------+
┿ 10u ┿ 0.1u
+--------+-----~~~~~---+ AGND
使用之Bead应满足：
100MHz时，阻抗=70W;;
额定电流=200mA;;
最大电阻=0.5W。
9. 电话和Handset接口
9.1 Tip和Ring线接口处放置Choke。
9.2 电话线的去耦方法与电源去耦类似，使用增加电感组合体、Choke、电容等方法。但电话线的去耦比电源去耦更困难也更值得注意，一般做法是预留这些器件的位置，以便性能/EMI测试认证时调整。
9.3 Tip和Ring线到数字地间放置耐压高的滤波电容(0.001uF/1KV)。

pcb设计经验

对于硬件电子产品设计者，面临的PCB设计越来越复杂。管脚越来越密的高级封装器件被使用，单位面积的网络密度不断提高，给布线带来更大的压力。同时，更多的工程师已经不满足自动布线器100%布通率的要求，希望能够进行电气规则约束布线，满足信号完整性要求。
　　
70%以上的工程师关心的与信号完整性有关，包括了传输线分析、信号回流路径、匹配、串扰、拓朴和EMI/EMC等问题。此外，还问到可制造性、软件使用方面的问题。看来工程师门对高速还是非常关注的，相反，对于高密度布线好像并不是很关注。
　　

这个好像和当前国内设计状况类似。很多高速设计还处在方案讨论阶段，或原型样机阶段。工程师预见或者已经观察到一些问题，如过冲、欠冲、振荡、串扰等问题。但是对整个高速问题的起因，对高速分析仿真方法不太了解，往往把高速数字电路设计和射频设计当做同样问题对待。我感觉实际高速分析中，时序分析也是数字电路设计中的一个关键却往往被忽略。除了分析外，为了减小传输线效应，缩小PCB面积，高密度设计实现也是一个问题。但在国内，由于担心串扰，开发周期或者调测方面的问题，往往采用多个单板，将设计密度降低。
　　

作高速PCB设计，前仿真分析很关键，这些包括器件选择、模型编辑、信号分配、匹配策略和层叠设计等。前仿真分析不能仅仅在原理图阶段，使用拓朴结构编辑，还必须使用PCB LAYOUT工具进行布局探测和预布线分析，估计实现难度和布线方法。同时对于分配好的平面层先作电源分割，安排好布线层的优先级，最大限度避免关键信号的跨分割。
　　

完成原理图，一般工程师就迫不及待的开始PCB设计。我建议可以花一天或两天的时间检查一下原理图。因为到了后期，如果发现原理图设计有误，更改的代价就太大了。开始PCB设计，不要忙着布线，先好好布局。根据经验，PCB设计时间一般按照三三制分配，布局占1/3时间，布线占1/3，检查1/3。布局相当关键，有经验的工程师在布局同时，已经有了关键布线的规划。布局一般本着先大后小，先关键后次要，先放置有定位要求的器件，布局时，除了考虑布线质量，对测试，加工等问题也要考虑，权衡各方面因素。
   

手工布线现在还是大部分工程师的选择，因为很多人对自动布线的结果不是很满意。其实现在一些高级EDA工具，自动布线已经相当智能化。自动布线，并不意味着全部交给工具去做，还有很多需要人干预的地方。我个人经验认为，网络分类(class)，布线优先级设置，布线规则是影响布通率和布线效果的主要因素。
　　

有人也称PCB设计是从抽象概念到实际产品的转化。PCB设计实际是一项混合技术。要求设计者对电路原理、电磁场、布线算法、生产加工、测试等各方面知识都要有所了解，所以一名优秀的PCB工程师应当注意学习这些知识。