PACE时序分析功能
由于目前FPGA器件的输入／输出速度己经达到500MHz以上，所以时钟输入信号的分配及布局等处理显得特别重要。另外在较低频率的设计中，几乎可以忽略的分布延迟参数，在高速设计时会影响系统的设计。PACE工具增加了引脚延时和时序抖动约束，它根据具体尺寸与使用的引脚数量，针对源同步设计可以提供器件内的裸片与封装引脚之间的飞线传输延迟（flight times）报告。该分析工具对高速设计非常有用。尽管飞线传输延迟仅为皮秒（ps）级，但对高速信号来说已经是非常重要的数据。因此借助该工具可以将高速输出信号放在传输延迟最小的封装引脚上，即由PACE工具自动考虑输入／输出信号的Skew效应。此外，PACE工具还提供对时钟输入信号的布局分配等处理，从而提高系统设计的性能。
（1）在进行飞线传输延迟分析时，首先必须选择【IOBS】→【 Show Fight Times】命令启动分析功能，如图1所示。
图1 启动飞线传输延迟分析功能
（2）选择【Tools】→【 DISPLAY OVERLAY…】命令，PACE可通过不同的颜色来区分器件内的裸片与封装引脚之间的飞线传输延迟，如图2所示。
（3）在【Architecture View】窗口中对不同传输延迟的输入／输出引脚采用不同的颜色，如图3所示。设计者可以重新组合关键的信号输出，以提高设计的性能。
（4）打开【Architecture View）窗口，选择【IOBS】→【Show CLOCK Regions】命令。PACE工具将用不同的颜色显示逻辑器件内部不同时钟分区，如图4所示。该功能能够为设计者在规划逻辑设计区域时提供一定的帮助。
（5）选择【Tools】—【DISPLAY OVERLAY】命令，打开【CLOCK Regions】窗口。PACE能够显示不同的时钟输入所分配的区域，如图5所示。
图4 逻辑器件内部不同时钟分区
图5 不同的时钟输人分配的区域表
（6）对于一些多时钟的设计，在将所有（或一部分）模块放人划定的区域后可以通过选择【Tools】→【CLOCK Analysis 】命令进行Hl钟分析，如图2－81所示，从图中可以看出，【CLOCKsper Region】窗口显示每个区域内的时钟数量，在其中可以设置每个区域允许的最多时钟个数．如果实际的时钟个数超过了该设定值，分析工具将会告警。在【Regions per Cloc k】窗口中，若显示时钟信号到达该区域设定值，则用星号“*”注明。
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