ASIC库设计

一、名词

   实际CMOS晶体管并不是理想的开关，它是有延迟的。延迟是由上拉和下拉电阻以及单元输出中的寄生电容（内部的输出电容）和负载电容（或外部的输出电容）共同引起的。

 

   晶体管电阻

 

   晶体管寄生电容：

   1、结电容：结电容由结区和侧墙两部分组成；它们有不同的物理特性，结区分别为CJ和MJ，侧墙分别为CJSW和MJSW，PB为共同的。

   2、交迭电容

   3、栅电容

   4、输入压摆率（输入斜坡延迟）

 

   逻辑作用力：是由Ivan Sutherland 和Robert Sproull[1991]提出的，Carver Mead、Chuck Seitz和其他专家的时间常数分析作为其基础。

   延迟由三部分构成：

                 a、由内部寄生电容引起的延迟

                 b、输入达到单元切换门限值的时间

                 c、输入波形压摆率的相关延迟

   时间常数t是任何CMOS工艺的基本属性，我们将用t来度量延迟。t=R*C

   延迟（d）=作用力延迟（f）+寄生延迟（p）+非理想延迟（q）

   而 作用力延迟（f）=逻辑作用力延迟（g）+电作用力延迟（h）

   所以：延迟（d）=逻辑作用力延迟（g）+电作用力延迟（h）+寄生延迟（p）+非理想延迟（q）

   逻辑作用力延迟（g）=RC/t,按比例改变逻辑单元时R和C会发生变化，但RC的乘积不变，所以逻辑作用力与逻辑单元尺寸无关。

   电作用力延迟（h）由连接逻辑单元输出的负载电容Cout和逻辑单元输入电容Cin决定，h=Cout/Cin。

   寄生延迟（p）由逻辑单元的内部寄生电容Cp决定，p=RCp/t。

   非理想延迟（q）主要取决于逻辑单元的物理尺寸。

   逻辑面积及逻辑效率

   逻辑通路

   多级单元

   最优延迟

   最优级数

 

二、库单元设计

   由于各ASIC供应商的工艺设计规则略有不同，则各工艺代的最优单元版图也都是不同的--即使同一代工艺也是如此。例如，两个公司的0.35umCMOS工艺技术很相似，但它们的第三层金属间隔可能略有不同。如果一个单元库可由两种工艺使用，则将对每种工艺都采用最紧凑的规则。以这种方式建立的库与专为一种工艺建立的库相比将缺少竞争力。尽管ASIC供应商将其设计规则评价成有多玄妙，但结果他们都是相似的--除了一些细节外。但遗憾的是，就是这些细节阻碍了将设计从一种工艺转向另一种工艺。除非是非常大的客户，不然很难使ASIC制造商为其改变或丢弃已用的设计规则。我们希望所有制造商都采用一组共同的设计规则，使大多数制造商有相同规则的理由是因为多数供应商都使用相同的制造设备和工艺，有可能建立一个共同点最多的库，它吸取当今大部分的制造性能，有些建库公司和日本的ASIC制造商就采用这已方法。

   库单元的版图可以由手工完成，也可使用符号版图形式。符号版图常以两种方法实现：使用交互式绘图或文本版图语言。在符号版图中，用简单的线或矩形表示形状，这些线或矩形被称为棍或棒。在完成版图后的后处理中，棍或棒的实际尺寸就决定了。另一种图形符号版图使用文本版图语言，与诸如c这样的编程语言相似，它指示程序去组合版图。版图形状的间隔和尺寸是由变量而非常量确定的，符号版图完成后还可以改变这些变量使版图间隔适合特定的工艺。

  对于特定工艺技术用符号版图映射的方法比手工版图的面积增加10%-20%以上。大多数符号版图系统不允许有45度版图，这更进一步引起面积上的困难。当库变的更大并在不同工艺技术代之间库的快速转换和ASIC设计成为更重要时，符号版图的优点胜过缺点。

三、门阵列设计

四、数据通路单元设计