高精度Pipeline ADC中的电容匹配

很多初学者应该都听说过：“pipeline ADC中最初几级MDAC的采样电容由热噪声决定，后续MDAC的采样电容由匹配决定。”这句话其实是很有道理的，因为Vn^2=kT/C，热噪声受限的 电容值按级间增益的平方递减；而根据工艺手册，电容值的匹配精度与近似与面积呈反比，因此匹配受限的电容值按级间增益递减。理论上如此，但实际情况却要复 杂一些……

对于第一级MDAC，根据kT/C= LSB^2 / 12。假设为Vpp=1.6V的14bit ADC，计算得到的C已经是5.2pF了。但要注意这仅仅是考虑了采样电容。如果要仔细的考虑之前的T&H和backend ADC的噪声，以及T&H，MDAC都有采样相和保持相两部分噪声需要相加。其实需要的采样电容值已经在5.2pF的基础上翻了好多倍了。事实上 商用14bit ADC datasheet 上注明的输入电容一般也就在5～6pF的数量级，而SNR一般都不超过75dB。

虽然输入噪声无法满足ADC分辨率要求，但在线性度方面，学术界和业界的指标都在不断刷新。在业界，不使用额外的辅助、校准技术，14bit 100MSPS pipeline的SFDR就可以做到大约90dB。除了设计，这对制作工艺来说同样是一个巨大的考验。

根据smic18工艺手册，电容的匹配精度拟合式为sigma =79.2% / Area (um^2)。Chartered18好一点，sigma =27.8% / Area。而电容值大约都是 1fF / um^2。则对于典型的MDAC1的反馈电容Cf=500fF，以Chartered为例，sigma=0.056%，即当输入信号的量化余量在MDAC 的模拟输出端重建时，它的INL以70%的概率只相当于不到11bit的一个LSB了。

Notice：既然MDAC1的重建误差只与Cf和对应的每一个Cs单元的比值有关，而与整个MDAC1对信号的增益倍数无关，那么对于确定的工艺来说，把MDAC做成更高bit数直观上可以提升整个ADC的线性度。

P．S．：当然，个人尝试结果，实际上对于.18的工艺，两级运放做到3.5bit的时候第一级的电流已经开始超过第二级的电流了，因为反馈系数掉得厉害，4.5bit基本做不出来。而对于例如65nm的工艺库，虽然反馈系数不成问题，但是增益下滑严重，还是没戏。

先贴两张图对比一下2.5bit+2.5bit+1.5bit×7+3bit和3.5bit+1.5bit×8+3bit两种ADC架构。数据来自 于一个matlab系统级模型，电容值根据分布随机生成，结构不解释。回想自己的第一版14bit 100MSPS用的就是前面的架构（当年3.5bit的运放做不出来，只好退而求次），看来要悲剧了……

MDAC1为2.5bit的输出结果：
ADC Spec.: Resolution = 14 bits, Sampling rate = 100 Msps.
Input signal amplitude = -1.0006 dBFs @ Frequency = 12.9944 MHz.
----Calculated Results----
SINAD = 68.5125 dB
SNR = 69.1052 dB
SFDR = 82.6004 dB
THD = -77.4544 dB

MDAC1为3.5bit的输出结果：
ADC Spec.: Resolution = 14 bits, Sampling rate = 100 Msps.
Input signal amplitude = -1.0006 dBFs @ Frequency = 12.9944 MHz.
----Calculated Results----
SINAD = 73.9369 dB
SNR = 74.0892 dB
SFDR = 93.2041 dB
THD = -88.5641 dB

在不使用校准方法的前提下，可以采取动态元件匹配（DEM）的方法来改善SFDR（另一种改善SFDR的方法Dither由其dither幅度绝定 基本上只能改善运放的非线性，对DAC失配无效）。例如，MDAC1中，比较器-->采样电容 的对应关系使用最简单的随机桶形移位。

不使用桶形移位：
ADC Spec.: Resolution = 14 bits, Sampling rate = 100 Msps.
Input signal amplitude = -0.99938 dBFs @ Frequency = 12.9944 MHz.
----Calculated Results----
SINAD = 73.4356 dB
SNR = 74.2011 dB
SFDR = 87.0196 dB
THD = -81.3513 dB

启用桶形移位：
ADC Spec.: Resolution = 14 bits, Sampling rate = 100 Msps.
Input signal amplitude = -0.99996 dBFs @ Frequency = 12.9944 MHz.
----Calculated Results----
SINAD = 72.0936 dB
SNR = 72.2029 dB
SFDR = 97.5871 dB
THD = -88.1401 dB

最后在桶形移位的基础上再来点有趣的东西：
如果所有的采样电容构成一个环形队列，每次A/D转换连接到ref-TOP参考电压的电容依次轮 换：例如，第1次A/D转换的保持相，电容1、2、3接ref-TOP；第2次，电容4、5接ref-TOP；第3次，电容6、7、8、9、10接 ref-TOP；第4次，电容11接ref-TOP；第5次，电容12、13、14、15、16、1、2接ref-TOP；……

可 以看到，与不使用桶形移位相比，新的移位方法除了提升SFDR外，还具有噪声整形的作用，低频段噪底明显低于高频段。（为了让图像明显，特意加大了电容的 失配sigma。）本以为是无意中发现的事情，上网搜一下论文发现其实也有人研究过了，叫做mismatch shaping。看上去似乎与sigma-delta的noise shaping有点关系，不过小弟表示不理解对于一个Nyquist ADC来说这个特性有什么用处。