全部博文（436）
发布时间：2012-12-17 19:49:20
存储器层次结构中的缓存 这一周针对自己对cache的不了解，学习了一些cache方面的知识。 存储器层次结构的中心思想是。对于每个K，位于K层的更快更小的存储设备作为位于K+1层更大更慢的存储设备的缓存。层次结构中的每一层都缓存来自较低一层的数据对象。例如，本地磁盘作为通过网络从远程磁盘取出的文件的缓存，主存作为本地磁盘上数据的缓存，依次类推，直到最小的缓存——CPU寄存器集合。 ⑴缓存命中 当程序需要第K+1层的某个数据对象d时，它首先在当前存储在第K层的一个块中差找d，如果d刚好缓存在第K层，就是缓存命中，读取更快。 ⑵缓存不命中 第k层中没有缓存的对象......【阅读全文】
发布时间：2012-12-17 19:41:35
我们组采用了分工阅读的办法，摘要和介绍是每人必读，我负责的部分是从3.5.6到5.2之前的部分。 摘要： 性能的多线程应用受到很多瓶颈的限制（临界段、障碍、缓慢的流水线阶段），瓶颈的序列化执行，浪费了有价值的执行周期，限制了应用的可量测性。本文主要介绍了BIS，一种软硬件合作识别和加速瓶颈的机制。BIS可以通过测量线程在每一个瓶颈处需要等待的周期数量来识别哪些瓶颈降低了性能，然后通过使用一个或者多个在非对称芯片多核处理(ACMP)上的高速内核来加速这些瓶颈。BIS比以前的四种方法平均好了百分之十五，说明了BIS的优胜性。 介绍： 加速单独的应用用到多核处理器芯片，需要将应用分离成多......【阅读全文】
发布时间：2012-12-17 19:36:22
《Bottleneck Identification and Scheduling》 &n......【阅读全文】
发布时间：2012-12-17 18:28:22
第四次读书报告 赵雨洁 郑怡 这周我们主要负责虚拟机、ubuntu系统和db的安装，并且成功安装 第六部分写了与BIS类似的研究，并且比较他们的优劣，BIS是一个去识别和加速阻碍/瓶颈的综合的机制。 6.1第一个提到的是TM（Transactional Memory）他的目标是那些非常严重的障碍/瓶颈，并且他的前提是没有数据冲突，所以TM的限制有很多，二BIS不用考虑这些方面，他可以对任何障碍/瓶颈加速。 第二个是SS（Speculative Synchronization）他有四点1、SS不能隐藏有数据冲突的瓶颈，BIS可以。2、（第二点没懂）3、没有一个临界点。4、SS限制很多，不......【阅读全文】
发布时间：2012-12-17 18:20:11
Execution Migration in a Heterogeneous-ISA Chip Multiprocessor 这篇文章里介绍了一个在异构指令集架构单芯片多处理器上的指令转移的新技术。 CMP：Chip multiprocessors单芯片多处理器 ISA：instruction set architecture 微处理器的指令集架构，指令集架构是与程序设计有关的计算机架构的一部分，包括本地数据类型、指令、寄存器、地址模式、内存架构、中断和意外处理和外部 I/O 。 单指令集架构和多样的单芯片处理器可以得到更高的性能和功耗效率。 异构指令集架构单芯片......【阅读全文】
