高手进阶，终极内存技术指南——完整/进阶版13

假如只有一个L-Bank，那么除非是背靠背式的操作（PFH），否则tRP、tRCD、CL（读取时）一个也少不了。上文中，内存交错之所以能实现就是因为有多个L-Bank，从这点就可以看出L-Bank数量与页命中率之间的关系了。PHR基本上可以等于“（L-Bank数-1）/L-Bank数”。 SDRAM有4个L-Bank，那么页命中率就是75%，DDR-Ⅱ SDRAM最多将有8个L-Bank，PHR最高为87.5%。而RDRAM则最多有32个L-Bank，PHR到了惊人的96.875%，这也是当时RDRAM攻击SDRAM的一主要方面。不过，从内存的结构图上可以看出，L-Bank多了，相应外围辅助的元件也要增加，比如S-AMP，L-Bank地址线等等。在RDRAM的介绍中，我会讲到L-Bank数量增多后所带来的一些新问题。五、读/写延迟不同对性能所造成的影响 SDRAM在读取操作时会有CL造成的延迟，而在写入时则是0延迟。这样，在读操作之后马上进行写操作的话，由于没有写延迟，数据线不会出现空闲的时候，保证了数据总线的利用率。但是，若在写操作之后马上进行读操作的话，即使是背靠背式进行，仍然会由于tWR与CL的存在而造成间隔，这期间数据总线将是空闲的，利用率受到了影响。
在先写后读的操作中，由于保证写入的可靠性，读取命令在tWR之后发出，并再经过CL才能输出数据，本例中CL=3，造成了两个时钟周期的总线空闲（上图可点击放大）这里需要着重说明一下，在突发读取过程中，想马上中断并进行新的读操作，和读后读模式（见“突发连续读取模式图”）一样，只是新的读命令根据需要提前若干个周期发出，经过CL后就会自动传输新的数据。但是，若想中断读后立即进行写操作，就需要数据掩码（DQM）来屏蔽写入命令发出时的数据输出，避免总线冲突。根据芯片设计的不同，有时可能会浪费一个周期进行总线I/O的调转，此时一个周期的总线空闲也是不可避免的。 突发读后写时的操作，以本图为例，在最后一个所需数据（本例为第一笔数据）输出前一个周期使DQM有效，屏蔽第二笔数据的输出；2、发出写入命令，此时所读取的第二笔数据被屏蔽。3、继续DQM以屏蔽第三笔数据的输出。其中tHZ表示输出数据与外部电路的连接周期，tDS表示数据输入预备时间，假如tHZ+tDS>tCK，那么写入操作就要延后一个周期，这要视芯片的具体设计而定（上图可点击放大） 六、BL对性能的影响从读/写之间的中断操作我们又引出了BL（突发长度）对性能影响的话题。首先，BL的长短与其应用的领域有着很大关系，下表就是目前三个主要的内存应用领域所使用的BL，这是厂商们经过多年的实践总结出来的。 BL与相应的工作领域 BL越长，对于连续的大数据量传输很有好处，但是对零散的数据，BL太长反而会造成总线周期的浪费。以P-Bank位宽64bit为例，BL=4时，一个突发操作能传输32字节的数据，但假如只需要前16个字节，后两个周期是无效的。假如需要40字节，需要再多进行一次突发传输，但实际只需要一个传输周期就够了，从而浪费了三个传输周期。而对于2KB的数据，BL=4的设置意味着要每隔4个周期发送新的列地址，并重复63次。而对于BL=256，一次突发就可完成，并且不需要中途再进行控制。不少人都因此表示了BL设定对性能影响的担心。但设计人员也不是傻瓜，通过上文的介绍，可以看出他们在这方面的考虑。通过写命令、DQM、读命令的配合/操作，完全可以任意地中断突发周期开始新的操作，而且DQM还可以帮我们在BL中选择有用的数据，