VHDL 实现UART（四）：顶层模块

把分频器，发送器模块，接收器模块组合成一个顶层模块，就是串口。该串口具有收发功能。

用xilinx公司的软件ISE10.1编译，编写ucf文件，布局布线，把编译好的程序下载到FPGA中，利用串口调试工具，频率设置成115200，设置成十六进制，在串口调试工具的发送区域中输入：86，会在串口调试工具的接收区域内收到：86。

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity top is                                                   -- 顶层实体
Port ( clk100mhz : in  STD_LOGIC;                           -- FPGA的时钟
reset : in  STD_LOGIC;                           -- 总reset, = '1'时复位
rxd : in  STD_LOGIC;        						 -- 接受数据(Received Data,RXD),通过RXD终端接受外来数据
txd_out : out  STD_LOGIC;									 -- 发送数据(Transmitted Data,TXD),通过TXD串行发送数据
txd_done_out : out  STD_LOGIC);								 -- 数据发送完毕信号,也是标志位,没有控制作用,在停止位后变化. <= '1' 表示数据发送完毕
end top;

architecture Behavioral of top is
signal iBuffer : STD_LOGIC_VECTOR (7 downto 0);               -- 测试信号,无关变量,可以忽略
signal irdy : std_logic;

component receiver															 -- receiver元件
Port( bclkr : in STD_LOGIC;											 -- 分频后的时钟
resetr : in STD_LOGIC;										   -- RESET OF RECEIVER,<= '1' 有效
rxdr : in STD_LOGIC;	                              -- RXD IN RECEIVER COMPONENT
r_ready : out STD_LOGIC;										-- RECEIVER 接受数据后给出的ready信号
rbuf : out STD_LOGIC_VECTOR (7 downto 0)				 -- 数据接受缓冲区
);

end component;																    -- END OF RECEIVER

component transfer															 -- TRANSFER 元件
Port(
bclkt   		: in STD_LOGIC;									 -- 125MHZ的分频
resett  		: in STD_LOGIC;								    -- RESET OF COMPONENT,<= '1' 有效
xmit_cmd_p  : in STD_LOGIC;									 -- 传输命令信号,
txdbuf	 	: in STD_LOGIC_VECTOR (7 downto 0);        -- 发送数据缓冲区
txd			: out STD_LOGIC;									 -- TXD IN TRANSFER
txd_done 	: out STD_LOGIC									 -- 数据发送完毕信号,也是标志位,没有控制作用,在停止位后变化. <= '1' 表示数据发送完毕
);

end component;																	 -- END OF TRANSFER

component baud																	 -- 分频元件
Port(
clk			:in STD_LOGIC;										 -- 待分频时钟
resetb		:in STD_LOGIC;										 -- RESET 信号, <= '1' 有效
bclk  		:out STD_LOGIC										 -- 分频后时钟输出
);
end component;																	 -- END OF BAUD


signal b:	STD_LOGIC;														 -- 全局分频信号,与bclk,bclkr,bclkt等价

begin

-- 顶层映射
u1:
baud port map( clk => clk100mhz,
resetb => reset,
bclk => b
);

u2:
receiver port map(
bclkr => b,
resetr => reset,
rxdr => rxd,
r_ready => irdy,
rbuf => ibuffer
);

u3:
transfer port map(
bclkt => b,
resett => reset,
xmit_cmd_p => irdy,
txdbuf => ibuffer,
txd => txd_out,
txd_done => txd_done_out
);
end Behavioral;