VHDL 实现UART（二）：接收器调试模块

上一篇博文中，已经把三个模块的源代码都列出来了，本片博文主要讲述把分频器和接收器模块组合成一个可用的接收器，即可以通过该接收器，实现pc机发送信息，而FPGA接收信息。

用xilinx公司的软件ISE10.1编译，编写ucf文件，使FPGA接收到的信息和8个LED相对应，布局布线，把编译好的程序下载到FPGA中，利用串口调试工具，频率设置成115200，设置成十六进制，在发送信息里写：86，点击发送，在FPGA上的8个led对对应显示：10000110（1：led亮，0：led灭）

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

---- Uncomment the following library declaration if instantiating
---- any Xilinx primitives in this code.
--library UNISIM;
--use UNISIM.VComponents.all;

entity TopReceive is
Port ( clk100mhz : in  STD_LOGIC;                           -- FPGA的时钟
reset : in  STD_LOGIC;                           -- 总reset, = '1'时复位
rxd : in  STD_LOGIC;        						 -- 接受数据(Received Data,RXD),通过RXD终端接受外来数据
rec_ready : out  STD_LOGIC;									 -- 数据接受完毕信号, <= '1',表示接受完毕,只是标志?在本程序无控制作用
recbuf : out  STD_LOGIC_VECTOR (7 downto 0));     -- 数据接受缓冲区,存放接受数据
end TopReceive;

architecture Behavioral of TopReceive is

component baud																	 -- 分频元件
Port(
clk			:in STD_LOGIC;										 -- 待分频时钟
resetb		:in STD_LOGIC;										 -- RESET 信号, <= '1' 有效
bclk  		:out STD_LOGIC										 -- 分频后时钟输出
);
end component;

component receiver															 -- receiver元件
Port( bclkr : in STD_LOGIC;											 -- 分频后的时钟
resetr : in STD_LOGIC;										   -- RESET OF RECEIVER,<= '1' 有效
rxdr : in STD_LOGIC;	                              -- RXD IN RECEIVER COMPONENT
r_ready : out STD_LOGIC;										-- RECEIVER 接受数据后给出的ready信号
rbuf : out STD_LOGIC_VECTOR (7 downto 0)				 -- 数据接受缓冲区
);

end component;

signal b:	STD_LOGIC;														 -- 全局分频信号,与bclk,bclkr,bclkt等价

begin
-- 顶层映射
u1:
baud port map( clk => clk100mhz,
resetb => reset,
bclk => b
);

u2:
receiver port map(
bclkr => b,
resetr => reset,
rxdr => rxd,
r_ready => rec_ready,
rbuf => recbuf
);


end Behavioral;