经过了两个月的加班，我所承担的FPGA任务已经完成一大半了，回首这两个月的开发以及学习过程，相当的痛苦啊...
我做的是数据的接收部分，这条链路不通，后面的模块都可以歇这了，所以压力很大。可我对fpga又一窍不通，没有相关研究背景，郁闷至极...对于一个刚进公司的新人，站在这样的一个风口浪尖，无疑是一个巨大的挑战。我对能不能完成这样的任务，心里一点低都没有，我只是一遍一遍的对自己说，好好的做，努力的做。
刚开始写代码的时候，一边看verilog语法，一边码代码，哈哈...进度就和蜗牛一样。写出的代码错误百出，编译，仿真都是一坨一坨的错。其实这些软件我也是一边摸索一边使用的，生疏的很。被同事笑话了很多回，按他们的话说“一看你写的代码，就是个新手”，偶然有一天有位同事看我还在卖力的码代码，走到我后面，说“来让我看看你写的代码..恩，已经有点看不出新手的样子了...”，当时一正窃喜，其实我都是照葫芦画瓢的，哈哈
代码是在一个月前码完的，历时一个月。接下来就是调试，调试是一件又臭，又长无聊的过程。系统中powerpc和dsp的之间的数据传输从我这过，所有的中断，定时有我产生，基本上和系统的所有模块都有关系。牵扯的东西多了，麻烦的事情就来了，不仅要保证各个模块独立正常工作，还要协调好各个模块之间的关系。FPGA的调试又是件很麻烦的事情，刚开始做模块化测试还好，编译一个版本短则10分钟，长则一个多小时.等后来需要测试的东西越来越多，工程越来越大，编译时间水涨船高，一般都要3个小时以上...郁闷。有的时候哪怕一个小错误，也要等编译3个多小时以后才能再测试，唉...写fpga的代码，一定要小心小心再小心.要不然浪费的时间可是大把大把的。
前两天终于把数据链路打通了，眼前豁然开朗，呵呵.虽然还有很多的工作需要去做，这也算是个阶段性的胜利吧，革命尚没成功，同志仍需努力....
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