弄懂SPI接口

简单明了的SPI接口介绍，原文http://www.cnblogs.com/king-77024128/articles/2203207.html

SPI（Serial Peripheral Interface，串行外设接口）是Motorola公司提出的一种同步串行数据传输标准，在很多器件中被广泛应用。

1. 接口

SPI接口经常被称为4线串行总线，以主/从方式工作，数据传输过程由主机初始化。如图1所示，其使用的4条信号线分别为：

1) SCLK：串行时钟，用来同步数据传输，由主机输出；

2) ：主机输出从机输入数据线；

3) ：主机输入从机输出数据线；

4) SS：片选线，低电平有效，由主机输出。

在SPI总线上，某一时刻可以出现多个从机，但只能存在一个主机，主机通过片选线来确定要通信的从机。这就要求从机的MISO口具有三态特性，使得该口线在器件未被选通时表现为高阻抗。

2. 数据传输

在一个SPI时钟周期内，会完成如下操作：

1) 主机通过MOSI线发送1位数据，从机通过该线读取这1位数据；

2) 从机通过MISO线发送1位数据，主机通过该线读取这1位数据。

这是通过移位来实现的。如图2所示，主机和从机各有一个移位寄存器，且二者连接成环。随着时钟脉冲，数据按照从高位到低位的方式依次移出主机寄存器和从机寄存器，并且依次移入从机寄存器和主机寄存器。当寄存器中的内容全部移出时，相当于完成了两个寄存器内容的交换。

3. 时钟极性和时钟相位

在SPI操作中，最重要的两项设置就是时钟极性（CPOL或UCCKPL）和时钟相位（CPHA或UCCKPH）。时钟极性设置时钟空闲时的电平，时钟相位设置读取数据和发送数据的时钟沿。

主机和从机的发送数据是同时完成的，两者的接收数据也是同时完成的。所以为了保证主从机正确通信，应使得它们的SPI具有相同的时钟极性和时钟相位。

举例来说，分别选取MSP430控制器和OLED驱动SH1101A为主从机，图3和图4为它们的SPI时序。由图4可知，SH1101A的SPI时钟空闲时为高电平，并且在后时钟沿接收数据，则MSP430控制器SPI的设置应与此保持一致。从图3中可以看出，要使得时钟在空闲时为高电平，应将UCCKPL置1；要使得在后时钟沿接收数据，应将UCCKPH清零。

4. 优缺点

SPI接口具有如下优点：

1) 支持全双工操作；

2) 操作简单；

3) 数据传输速率较高。

同时，它也具有如下缺点：

1) 需要占用主机较多的口线（每个从机都需要一根片选线）；

2) 只支持单个主机。

另外转载自百度文库，对CPOL和CPHA的说明：


【SPI的相位和极性】 
CPOL和CPHA，分别都可以是0或时1，对应的四种组合就是：   
Mode 0 CPOL=0, CPHA=0  Mode 1 CPOL=0, CPHA=1  Mode 2 CPOL=1, CPHA=0  Mode 3 CPOL=1, CPHA=1   
【 CPOL极性】 
先说什么是SCLK时钟的空闲时刻，其就是当SCLK在数发送8个bit比特数据之前和之后的状态，于此对应的，SCLK在发送数据的时候，就是正常的工作的时候，有效active的时刻了。 

先说英文，其精简解释为：Clock Polarity = IDLE state of SCK。 再用中文详解： 

SPI的CPOL，表示当SCLK空闲idle的时候，其电平的值是低电平0还是高电平1： CPOL=0，时钟空闲idle时候的电平是低电平，所以当SCLK有效的时候，就是高电平，就是所谓的active-high； 

CPOL=1，时钟空闲idle时候的电平是高电平，所以当SCLK有效的时候，就是低电平，就是所谓的active-low；

【 CPHA相位】 

首先说明一点，capture strobe = latch = read = sample，都是表示数据采样，数据有效的时刻。 

相位，对应着数据采样是在第几个边沿（edge），是第一个边沿还是第二个边沿，0对应着第一个边沿，1对应着第二个边沿。 对于： 

CPHA=0，表示第一个边沿： 

对于CPOL=0，idle时候的是低电平，第一个边沿就是从低变到高，所以是上升沿； 

对于CPOL=1，idle时候的是高电平，第一个边沿就是从高变到低，所以是下降沿； 

CPHA=1，表示第二个边沿： 

对于CPOL=0，idle时候的是低电平，第二个边沿就是从高变到低，所以是下降沿； 

对于CPOL=1，idle时候的是高电平，第一个边沿就是从低变到高，所以是上升沿；