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分类: 嵌入式

2015-06-27 10:28:03

DM9000A对于CPU来说,就是个外部sram,但是这个sram内部的空间分为2种,一种是地址空间,一种是数据空间。
而对9000A来说,cpu写入数据是为了操作它内部的寄存器,操作流程就是,先写地址,再写数据,类似nand flash一样。
写地址还是写数据,根据cmd脚来确定,cmd连接到cpu的某跟地址线上,TQ210连接到了ADDR2上,所以INDEX(地址)和DATA端口的操作地址(对于cpu)相差0x4,4字节对齐。


ping命令为例,ping的工作流程为:
do_ping -> Net_loop(PING) -> eth_halt() -> eth_set_current()
-> eth_init(bd) 成功
    -> dm9000_reset()

/*
   Write a byte to I/O port ,读写dm9000的内部寄存器, 以字节为单位
*/
static void
DM9000_iow(int reg, u8 value)
{
    DM9000_outb(reg, DM9000_IO);
    DM9000_outb(value, DM9000_DATA);
}


/* Initilize dm9000 board
*/
int
eth_init(bd_t * bd)
{
    int i, oft, lnk;
    u8 io_mode;
    struct board_info *db = &dm9000_info;

    DM9000_DBG("eth_init()\n");
    
    DM9000_iow(DM9000_NCR, 3); /* Issue a second reset */
    udelay(100);
    DM9000_iow(DM9000_NCR, 0); /* Issue a second reset */
    udelay(150);

    /* RESET device */
    if(dm9000_probe())//读ID,检查芯片是否存在
        return -1;
    
    /* Auto-detect 8/16/32 bit mode, ISR Bit 6+7 indicate bus width */
    io_mode = DM9000_ior(DM9000_ISR) >> 6;

    switch (io_mode) {
    case 0x0:  /* 16-bit mode */
        printf("DM9000: running in 16 bit mode\n");
        db->outblk    = dm9000_outblk_16bit;
        db->inblk     = dm9000_inblk_16bit;
        db->rx_status = dm9000_rx_status_16bit;
        break;
    case 0x01:  /* 32-bit mode */
        printf("DM9000: running in 32 bit mode\n");
        db->outblk    = dm9000_outblk_32bit;
        db->inblk     = dm9000_inblk_32bit;
        db->rx_status = dm9000_rx_status_32bit;
        break;
    case 0x02: /* 8 bit mode */
        printf("DM9000: running in 8 bit mode\n");
        db->outblk    = dm9000_outblk_8bit;
        db->inblk     = dm9000_inblk_8bit;
        db->rx_status = dm9000_rx_status_8bit;
        break;
    default:
        /* Assume 8 bit mode, will probably not work anyway */
        printf("DM9000: Undefined IO-mode:0x%x\n", io_mode);
        db->outblk    = dm9000_outblk_8bit;
        db->inblk     = dm9000_inblk_8bit;
        db->rx_status = dm9000_rx_status_8bit;
        break;
    }

    /* Set PHY */
    set_PHY_mode(); //设置PHY,
    
    /* Set Node address */
#ifndef CONFIG_AT91SAM9261EK
    for (i = 0; i < 6; i++)
        ((u16 *) bd->bi_enetaddr)[i] = read_srom_word(i);
#endif

    if (is_zero_ether_addr(bd->bi_enetaddr) ||
        is_multicast_ether_addr(bd->bi_enetaddr)) {
        /* try reading from environment */
        u8 i;
        char *s, *e;
        s = getenv ("ethaddr");
        for (i = 0; i < 6; ++i) {
            bd->bi_enetaddr[i] = s ?
                simple_strtoul (s, &e, 16) : 0;
            if (s)
                s = (*e) ? e + 1 : e;
        }
    }

    printf("MAC: %02x:%02x:%02x:%02x:%02x:%02x\n", bd->bi_enetaddr[0],
           bd->bi_enetaddr[1], bd->bi_enetaddr[2], bd->bi_enetaddr[3],
           bd->bi_enetaddr[4], bd->bi_enetaddr[5]);
    //设置mac地址
    for (i = 0, oft = 0x10; i < 6; i++, oft++)
        DM9000_iow(oft, bd->bi_enetaddr[i]);
    for (i = 0, oft = 0x16; i < 8; i++, oft++)
        DM9000_iow(oft, (7 == i) ? 0x80 : 0x00);

    /* read back mac, just to be sure */
    for (i = 0, oft = 0x10; i < 6; i++, oft++)
        DM9000_DBG("%02x:", DM9000_ior(oft));
    DM9000_DBG("\n");
    
    
    i = 0;
    while (!(DM9000_ior(DM9000_NSR) & 0x40)) {    /* autonegation complete bit */
        udelay(1000);
        i++;
        if (i == 10000) {
            printf("could not establish link\n");
            break;
        }
    }
    
    dm9000_reset();
    
    if(i != 10000)
    {
        printf("operating at %d %s duplex mode\n",
            (DM9000_ior(DM9000_NSR) & 0x80) ? 10 : 100,
            (DM9000_ior(DM9000_NCR) & 0x08) ? "FULL" : "HALF");
    }
    
    return 0;
}


/* Set PHY operationg mode
*/
static void
set_PHY_mode(void)
{
    u16 phy_reg4 = 0x01e1, phy_reg0 = 0x1000;
    if (!(media_mode & DM9000_AUTO)) {
        switch (media_mode) {
        case DM9000_10MHD:
            phy_reg4 = 0x21;
            phy_reg0 = 0x0000;
            break;
        case DM9000_10MFD:
            phy_reg4 = 0x41;
            phy_reg0 = 0x1100;
            break;
        case DM9000_100MHD:
            phy_reg4 = 0x81;
            phy_reg0 = 0x2000;
            break;
        case DM9000_100MFD:
            phy_reg4 = 0x101;
            phy_reg0 = 0x3100;
            break;
        }
    }
    DM9000_iow(DM9000_GPCR, 0x01);    /* Let GPIO0 output */
    DM9000_iow(DM9000_GPR, 0x01);    /* Disable PHY */
    udelay(100);

    phy_write(0, 0x8000);    /*  Tmp */
    udelay(100);

    phy_write(4, phy_reg4);    /* Set PHY media mode */ 0x01e1,
    phy_write(0, phy_reg0);    /* Set PHY media mode */ 0x1000

    /* GPIO0 on pre-activate PHY */
    DM9000_iow(DM9000_GPR, 0x00);    /*REG_1F bit0 activate phyxcer */
    do
    {
        udelay(500);
    }while(0x46 != DM9000_ior(DM9000_VIDL));
}

/* General Purpose dm9000 reset routine */
static void
dm9000_reset(void)
{
    DM9000_DBG("resetting DM9000\n");
    
    DM9000_iow(DM9000_NCR, 3); /* Issue a second reset */
    udelay(100);
    DM9000_iow(DM9000_NCR, 0); /* Issue a second reset */    
    udelay(150);
    /* Program operating register, only intern phy supported by now */
    DM9000_iow(DM9000_NCR, 0x0);
    udelay(150);
    DM9000_iow(DM9000_IMR, IMR_PAR);//中断
    /* TX Polling clear */
    DM9000_iow(DM9000_TCR, 0);
    /* Less 3Kb, 200us */
    DM9000_iow(DM9000_BPTR, 0x3f);
    /* Flow Control : High/Low Water */
    DM9000_iow(DM9000_FCTR, FCTR_HWOT(3) | FCTR_LWOT(8));
    /* SH FIXME: This looks strange! Flow Control */
    DM9000_iow(DM9000_FCR, 0x0);
    /* Special Mode */
    DM9000_iow(DM9000_SMCR, 0);
    /* clear TX status */
    DM9000_iow(DM9000_NSR, NSR_WAKEST | NSR_TX2END | NSR_TX1END);
    /* Clear interrupt status */
    DM9000_iow(DM9000_ISR, 0x0f);

    /* Activate DM9000 */
    /* RX enable */
    DM9000_iow(DM9000_RCR, RCR_DIS_LONG | RCR_DIS_CRC | RCR_RXEN);
    /* Enable TX/RX interrupt mask */
    DM9000_iow(DM9000_IMR, IMR_PAR);
}



/*
  Hardware start transmission.
  Send a packet to media from the upper layer.
*/
int
eth_send(volatile void *packet, int length)
{
    int tmo;
    struct board_info *db = &dm9000_info;

    DM9000_DMP_PACKET("eth_send", packet, length);

    DM9000_iow(DM9000_ISR, IMR_PTM); /* Clear Tx bit in ISR */

    /* Set TX length to DM9000 */
    DM9000_iow(DM9000_TXPLL, length & 0xff);
    DM9000_iow(DM9000_TXPLH, (length >> 8) & 0xff);

    /* Move data to DM9000 TX RAM */
    DM9000_outb(DM9000_MWCMD, DM9000_IO); /* Prepare for TX-data */
    /* push the data to the TX-fifo */
    (db->outblk)(packet, length);

    /* Issue TX polling command */
    DM9000_iow(DM9000_TCR, TCR_TXREQ); /* Cleared after TX complete */

    /* wait for end of transmission */
    tmo = get_timer(0) + 5 * CFG_HZ;
    while (DM9000_ior(DM9000_TCR) &TCR_TXREQ) {
        if (get_timer(0) >= tmo) {
            printf("transmission timeout\n");
            break;
        }
    }
    
    DM9000_iow(DM9000_ISR, IMR_PTM); /* Clear Tx bit in ISR */

    DM9000_DBG("transmit done\n\n");
    return 0;
}

/*
  Stop the interface.
  The interface is stopped when it is brought.
*/
void
eth_halt(void)
{
    DM9000_DBG("eth_halt\n");

    /* RESET devie */
    phy_write(0, 0x8000);    /* PHY RESET */
    DM9000_iow(DM9000_GPR, 0x01);    /* Power-Down PHY */
    udelay(100);
    DM9000_iow(DM9000_IMR, 0x80);    /* Disable all interrupt */
    DM9000_iow(DM9000_RCR, 0x00);    /* Disable RX */
}

/*
  Received a packet and pass to upper layer
*/
int
eth_rx(void)
{
    u8 rxbyte, *rdptr = (u8 *) NetRxPackets[0];
    u16 RxStatus, RxLen = 0;
    struct board_info *db = &dm9000_info;

    /* Check packet ready or not, we must check
       the ISR status first for DM9000A */
    if (!(DM9000_ior(DM9000_ISR) & 0x01)) /* Rx-ISR bit must be set. */
        return 0;

    DM9000_iow(DM9000_ISR, 0x01); /* clear PR status latched in bit 0 */

    /* There is _at least_ 1 package in the fifo, read them all */
    for (;;) {
        DM9000_ior(DM9000_MRCMDX);    /* Dummy read */
        DM9000_ior(DM9000_ISR);
        /* Get most updated data,
           only look at bits 0:1, See application notes DM9000 */
        rxbyte = DM9000_ior(DM9000_MRCMDX);

        /* Status check: this byte must be 0 or 1 */
        if (rxbyte > DM9000_PKT_RDY) {
            DM9000_iow(DM9000_RCR, 0x00);    /* Stop Device */
            DM9000_iow(DM9000_ISR, 0x80);    /* Stop INT request */
            printf("DM9000 error: status check fail: 0x%x\n",
                rxbyte);
            
            dm9000_reset();
            
            return 0;
        }

        if (rxbyte != DM9000_PKT_RDY)
            return 0; /* No packet received, ignore */

        DM9000_DBG("receiving packet\n");

        /* A packet ready now  & Get status/length */
        (db->rx_status)(&RxStatus, &RxLen);

        DM9000_DBG("rx status: 0x%04x rx len: %d\n", RxStatus, RxLen);

        /* Move data from DM9000 */
        /* Read received packet from RX SRAM */
        (db->inblk)(rdptr, RxLen);

        if ((RxStatus & 0xbf00) || (RxLen < 0x40)
            || (RxLen > DM9000_PKT_MAX)) {
            if (RxStatus & 0x100) {
                printf("rx fifo error\n");
            }
            if (RxStatus & 0x200) {
                printf("rx crc error\n");
            }
            if (RxStatus & 0x8000) {
                printf("rx length error\n");
            }
            if (RxLen > DM9000_PKT_MAX) {
                printf("rx length too big\n");
                dm9000_reset();
                return 0;
            }
        } else {
            DM9000_DMP_PACKET("eth_rx", rdptr, RxLen);

            DM9000_DBG("passing packet to upper layer\n");
            NetReceive(NetRxPackets[0], RxLen);
        }
    }
    return 0;
}

/*
  Read a word data from SROM
*/
u16
read_srom_word(int offset)
{
    DM9000_iow(DM9000_EPAR, offset);
    DM9000_iow(DM9000_EPCR, 0x4);
    udelay(8000);
    DM9000_iow(DM9000_EPCR, 0x0);
    return (DM9000_ior(DM9000_EPDRL) + (DM9000_ior(DM9000_EPDRH) << 8));
}

void
write_srom_word(int offset, u16 val)
{
    DM9000_iow(DM9000_EPAR, offset);
    DM9000_iow(DM9000_EPDRH, ((val >> 8) & 0xff));
    DM9000_iow(DM9000_EPDRL, (val & 0xff));
    DM9000_iow(DM9000_EPCR, 0x12);
    udelay(8000);
    DM9000_iow(DM9000_EPCR, 0);
}


/*
   Read a byte from I/O port
*/
static u8
DM9000_ior(int reg)
{
    DM9000_outb(reg, DM9000_IO);
    return DM9000_inb(DM9000_DATA);
}

/*
   Write a byte to I/O port
*/
static void
DM9000_iow(int reg, u8 value)
{
    DM9000_outb(reg, DM9000_IO);
    DM9000_outb(value, DM9000_DATA);
}

/*
   Read a word from phyxcer
*/
static u16
phy_read(int reg)
{
    u16 val;

    /* Fill the phyxcer register into REG_0C */
    DM9000_iow(DM9000_EPAR, DM9000_PHY | reg);
    DM9000_iow(DM9000_EPCR, 0xc);    /* Issue phyxcer read command */
    do
    {
        udelay(100);            /* Wait read complete */
    }while(0x0c != DM9000_ior(DM9000_EPCR));    
    DM9000_iow(DM9000_EPCR, 0x0);    /* Clear phyxcer read command */
    val = (DM9000_ior(DM9000_EPDRH) << 8) | DM9000_ior(DM9000_EPDRL);

    /* The read data keeps on REG_0D & REG_0E */
    DM9000_DBG("phy_read(0x%x): 0x%x\n", reg, val);
    return val;
}

/*
   Write a word to phyxcer

*/
static void
phy_write(int reg, u16 value)
{
    /* Fill the phyxcer register into REG_0C */
    DM9000_iow(DM9000_EPAR, DM9000_PHY | reg);

    /* Fill the written data into REG_0D & REG_0E */
    DM9000_iow(DM9000_EPDRL, (value & 0xff));//eeprom & phy
    DM9000_iow(DM9000_EPDRH, ((value >> 8) & 0xff));
    DM9000_iow(DM9000_EPCR, 0xa);    /* Issue phyxcer write command */
    do
    {
        udelay(500);            /* Wait write complete */
    }while(0x0a != DM9000_ior(DM9000_EPCR));
    DM9000_iow(DM9000_EPCR, 0x0);    /* Clear phyxcer write command */
    DM9000_DBG("phy_write(reg:0x%x, value:0x%x)\n", reg, value);
}

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