Makefile的编写

简单的Makefile编写

#此行为注释
main: main.o mytool1.o mytool2.o
    gcc -o main main.o mytool1.o mytool2.o
main.o: main.c mytool1.h mytool2.h
    gcc -c main.c
mytool1.o: mytool1.c mytool1.h
    gcc -c mytool1.c
mytool2.o: mytool2.c mytool2.h
    gcc -c mytool2.c

通用Makefile编写

Makefile 有三个非常有用的变量：$@，$^，$<。其意义为：

$@：目标文件

$^：所有的依赖文件

$<：第一个依赖文件

点击(此处)折叠或打开

TARGET = test
CROSS_COMPILE = arm-none-linux-gnueabi-
cc = $(CROSS_COMPILE)gcc
srcs := $(shell ls *.c)
objs := $(patsubst %.c,%.o,$(srcs))
$(TARGET):$(objs)
    $(cc) -o $@ $^ -lm -pthread
%.o:%.c
    $(cc) -c -o $@ $<
clean:
    rm -rf *.o $(TARGET)

编写Makefile

1. 一个例子

假设我们有下面这样的一个程序，源代码如下：

/* filename: main.c */

#include "mytool1.h"
#include "mytool2.h"

int main(int argc，char **argv)
{
    myprint1("hello");
    myprint2("world");
}


/* filename: mytool1.h */
#ifndef _MYTOOL_1_H
#define _MYTOOL_1_H
void myprint1(char *print_str);
#endif


/* filename: mytool1.c */
#include "mytool1.h"
void myprint1(char *print_str)
{
    printf("This is mytool1 print %s/n"，print_str);
}


/* filename: mytool2.h */
#ifndef _MYTOOL_2_H
#define _MYTOOL_2_H
void myprint2(char *print_str);
#endif


/* filename: mytool2.c */
#include "mytool2.h"
void myprint2(char *print_str)
{
    printf("This is mytool2 print %s/n"，print_str);
}

我们可以这样来编译：

gcc -c main.c

gcc -c mytool1.c

gcc -c mytool2.c

gcc -o main main.o mytool1.o mytool2.o

 

这样也可以产生main程序，且不是很麻烦。但如果有一天我们修改了其中的一个文件(比如说mytool1.c)，那么难道我们还要重新输入上面的命令吗？也许你会说，这个很容易解决啊，我写一个SHELL脚本，让她帮我去完成不就可以了。是的，对于这个程序来说，是可以的，但如果我们的程序有几百个源程序的时候，怎么办？难道也要编译器重新一个一个的编译？

为此，聪明的程序员们想出了一个很好的工具来做这件事情，这就是make。我们只要执行一下make命令，就可以把上面的问题解决掉。在我们执行make命令前，要先编写Makefile文件。

对于上面的例子，一个可能的Makefile的文件如下。

#此行为注释
main: main.o mytool1.o mytool2.o
gcc -o main main.o mytool1.o mytool2.o
main.o: main.c mytool1.h mytool2.h
gcc -c main.c
mytool1.o: mytool1.c mytool1.h
gcc -c mytool1.c
mytool2.o: mytool2.c mytool2.h
gcc -c mytool2.c

 

有Makefile文件后，不管我们什么时候修改了源程序当中的什么文件，我们只要执行make命令，我们的编译器都只会去编译与我们修改的文件有关的文件，其它的文件不会处理。

 

2. Makefile的编写规则
 

Makefile文件中，注释以"#"开始

Makefile文件中最重要的是描述文件的依赖关系的说明，其一般的格式为：

target： components

TAB rule

 

第一行表示的是依赖关系，第二行是规则。

 

例如上面那个Makefile文件的第二行：main: main.o mytool1.o mytool2.o，表示我们的目标(target)main的依赖对象(components)是main.o mytool1.o mytool2.o

 

当依赖的对象在目标修改后修改的话，就要去执行规则行所指定的命令。

例如上面那个Makefile文件的第三行：gcc -o main main.o mytool1.o mytool2.o

 

注意：规则行中的TAB表示那里是一个TAB 键。

 

3. Makefile的常用变量

 

Makefile 有三个非常有用的变量：$@，$^，$<。其意义为：

$@：目标文件

$^：所有的依赖文件

$<：第一个依赖文件

 

如果使用上面三个变量，上面那个Makefile文件可简化为：

#这是简化后的Makefile
main: main.o mytool1.o mytool2.o
gcc -o $@ $^
main.o: main.c mytool1.h mytool2.h
gcc -c $<
mytool1.o: mytool1.c mytool1.h
gcc -c $<
mytool2.o: mytool2.c mytool2.h
gcc -c $<

 

4. Makefile 的缺省规则

 

..c.o:

gcc -c $<

 

这个规则表示所有的.o文件都是依赖于相应的.c文件的，例如mytool.o 依赖于mytool.c。

 

这样上面那个Makefile还可以简化为：

#这是再一次简化后的Makefile
main: main.o mytool1.o mytool2.o
gcc -o $@ $^
..c.o:
gcc -c $<