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PLL：锁相环

压控振荡器(用来产生信号)，故名思议是根据输入的信号的电压（该电压是输入信号与标准信号的误差）来调整控制他本身输出信号的频率和相位（频率的变化会导致相位的变化），因为是个环路，所以然后再与输入信号比较，直至没有误差时，这时压控振荡器的输入为零，那么其输出就不变了。从而能稳定锁住输入信号的相位，故名锁相环。

 

锁相环广泛应用于时钟系统设计中，其中包括相位同步以及时钟倍频等应用。

通常，当芯片工作频率高于一定频率时，就需要消除由于芯片内时钟驱动所引起的片内时钟与片外时钟间的相位差，嵌入在芯片内部的PLL可以消除这种时钟延时。

此外，很多芯片控制链逻辑需要占空比为50%的时钟，因此需要一个2倍于此的时钟源，集成在芯片内部的PLL可以将外部时钟合成为此时钟源。

系统集成PLL可以从内部触发，比从外部触发更快且更准确，能有效地避免一些与信号完整性相关的问题。

系统集成PLL的另一个显著特点是通过调节位于锁相环反馈回路中的时钟树缓冲区中的参数，锁相环能够产生相对于参考输入时钟频率不同倍率的内核时钟，这种调节能确保芯片和外部接口电路之间快速同步和有效的数据传输。

在高性能处理器时钟系统设计中，通常需要锁相环产生片上时钟。

 

 

参考资料：http://zqwt.012.blog.163.com/blog/static/1204468420110122815719/