synplify综合约束

时钟到时钟的延时：

    不同时钟之间的延迟，可以定义不同时钟控制的触发器之间的延迟，有两组时钟clk1和clk2(它们是同步的)，上升沿相差3ns（这可能因为走线延迟造成的），在约束的时候不仅仅要考虑到两个寄存器之间的延时时间也要把clock的延时计算进去.

 

输入/输出端口延时:

   定义输入端口的外部电路延迟。外部的信号到综合模块的A端，要经过组合逻辑块M的延迟。如果知道了输入端口外部电路的延迟，就可以算出留给综合模块输入端到寄存器FF2的最大允许延迟。比如说，clk时钟周期为20ns，外部电路M的延时时间为8ns（即synplify的scope的input/output的Value项中的值），那么留给端口A经过组合逻辑电路N到达寄存器FF2的最大允许时间就是20-8=12ns

 

Delay path 设置：

1.多周期路径约束设置：

    寄存器与寄存器之间的多周期路径，通过约束可以对某些路径添加额外的时钟周期以放宽对时间的要求，合理地使用这个约束可以让综合器把优化的重点放在关键路径上，因为有些路径需要多个周期完成，但是如果也约束成在一个时钟周期内完成，那么这就是过强的约束。综合器因为处理这些过强的约束而真正的关键路径得不到优化，恶化了整个工程的综合结果。

注：关于什么是多时钟周期路径, 

  

2.伪路径约束设置：定义时间分析或优化忽略的路径，例如：假设不考虑互连连线的延时，每个门的延时只有1个时间单位，虚线标出的路径（a-c-d-y-d），这条路径的长度为4；可以看出，a到z不能传递任何信号跳变，因此报告的最长路径（a-c-d-y）为3，路径（a-c-d-y)为伪路径。在系统优化时，就可以忽略对伪路径的优化。

 

3.最大延时路径约束：

   设定路径之间的最大延时时间。可以用来约束单条路径延迟。例如：两个触发器之间存在组合逻辑电路，为了满足电路的时序要求，可以设定两个寄存器之间的最大延时为5ns。