分类：
2012-09-02 12:24:39
原文地址：DDR3学习笔记 作者：tekkamanninja
（1）逻辑Bank数量增加
DDR2 SDRAM中有4Bank和8Bank的设计，而DDR3起始的逻辑Bank是8个，另外还为未来的16个逻辑Bank做好了准备。
（2）封装（Packages）
DDR2有60/68/84球FBGA封装三种规格。
DDR3由于新增了一些功能，所以引脚有所增加，8bit芯片采用78球FBGA封装，16bit芯片采用96球FBGA封装，并且DDR3必须是绿色封装。
二、信号时序相关
（1）突发长度（Burst Length，BL）
由于DDR3的预取为8bit，所以突发传输周期（Burst Length，BL）也固定为8，
而对于DDR2和早期的DDR架构系统，BL=4也是常用的，DDR3为此增加了一个4bit Burst Chop（突发突变）模式，即由一个BL=4的读取操作加上一个BL=4的写入操作来合成一个BL=8的数据突发传输，届时可通过A12地址线来控制这一突发模式。
任何突发中断操作都将在DDR3内存中予以禁止，且不予支持，取而代之的是更灵活的突发传输控制（如4bit顺序突发）。
（2）寻址时序（Timing）
像DDR2从DDR转变而来后延迟周期数增加一样，DDR3的CL周期也将比DDR2有所提高。DDR2的CL范围一般在2～5之间，而DDR3则在5～11之间，
且附加延迟（AL）的设计也有所变化。DDR2时AL的范围是0～4，而DDR3时AL有三种选项，分别是0、CL-1和CL-2。
DDR3还新增加了一个时序参数——写入延迟（CWD）。
三、信号完整性方面
(1).新增ZQ校准功能
ZQ是一个新增的引脚，在这个引脚上接有一个240欧姆的低公差参考电阻。这个引脚通过一个命令集，通过片上校准引擎（On-Die Calibration Engine，ODCE）来自动校验数据输出驱动器导通电阻与ODT的终结电阻值。当系统发出这一指令后，将用相应的时钟周期（在加电与初始化之后用512个时钟周期，在退出自刷新操作后用256个时钟周期、在其他情况下用64个时钟周期）对导通电阻和ODT电阻进行重新校准。
(2)参考电压分成两个
在DDR3系统中，电压信号VREF将分为两个信号，即为命令与地址信号服务的VREFCA和为数据总线服务的VREFDQ，这将有效地提高系统数据总线的信噪等级。
但是对于一些设计来说，很多都将这两个引脚连接到CPU的DDR3控制器的同一个参考电压端（外围有一些电容做滤波）。
(3)点对点连接（Point-to-Point，P2P）
这是为了提高系统性能而进行的重要改动。在DDR3系统中，一个内存控制器只与一个内存通道打交道，而且这个内存通道只能有一个插槽，因此，内存控制器与DDR3内存模组之间是点对点（P2P）的关系（单物理Bank的模组），或者是点对双点（Point-to-two-Point，P22P）的关系（双物理Bank的模组），从而大大地减轻了地址/命令/控制与数据总线的负载。
四、节能降耗相关
（1）新增的重置（Reset）功能
Reset是DDR3新增的一项重要功能，为此增加了一个引脚。
这一引脚将使DDR3的初始化处理变得简单。当Reset命令有效时，DDR3内存将关闭内在的大部分功能，所有数据接收与发送器都将关闭，所有内部的程序装置将复位，DLL（延迟锁相环路）与时钟电路将停止工作，而且不理睬数据总线上的任何动静。这将使DDR3达到最节能的目的。
（2）新增了RASR（Partial Array Self-Refresh）局部Bank刷新的功能，
针对整个内存Bank做更有效的资料读写以达到省电功效。
(3)新增了SRT（Self-Reflash Temperature）可编程化温度控制内存时脉功能
SRT的加入让内存颗粒在温度、时脉和电源管理上进行优化，可以说在内存加了了电源管理的功能，同时让内存颗粒的稳定度也大为提升，确保内存颗粒不致于工作时脉过高导致烧毁的状况，
(4)降低工作电压
DDR3使用了SSTL 15的I/O接口，运作I/O电压是1.5V，而DDR2的核心工作电压为1.8V。相关数据预测DDR3将比现时DDR2节省30%的功耗，
～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～
参考资料：
WIKI百科：
百度百科：
JEDEC
三星、海力士都有关于DDR3的时序说明文档，都大同小异：
海力士技术文档：
