mx51调试笔记（九）之时钟控制模块

    由于昨天调试到内存可读不可写，怀疑是时钟频率的问题，现在想把sdram的时钟频率降下来试一试。
   看到mx51的数据手册第7章，时钟控制模块章节，看它的寄存器分布和定义。看到总线时钟分频寄存器CBCDR(73FD_4014)，第30位，选择ddr主时钟，0为DDR多路复用时钟源，1为PLL1分频源。看下板子上电的默认值：0X192B9145，第30位为0,。