VHDL与Verilog调用

VHDL调用Verilog模块的时候，要在实例化模块前，加上“verilogmodelGM： ”
VHDL调用verlog：

verilog module：
module m(a,b,c);
input a,b;
output c;
...
endmodule

 

调用如下：
compoent m
port(
                        a: in std_logic;
                        b: in  std_logic;
                        c: out std_logic
                      );
end compoent

begin
verilogmodelGE: m      //我自己实验的不用也可以，用了反而有错误，估计是软件变聪明了~
port map
(...
)
...
end

在VHDL里调用Verilog的话：例化+映射
在Verilog里调用VHDL的话：只要映射