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天行健,君子以自强不息

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分类: LINUX

2010-01-17 22:21:11

VHDL 延时1秒
用VHDL时,想实现一个高低电平输出,周期2秒,该怎么编成呢?比如
a<='1';
(延时)
a<='0';
这个延时怎么实现呢
 
 
最佳答案
有一个简单的方法:设计成时序电路就行了,在敏感列表中的时钟周期为2s(即频率为0.5Hz),每次时钟信号上升沿到来时,将信号a翻转即可。 
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