模拟红绿灯控制系统（测试成功）

文件:	jiao_tong.rar
大小:	493KB
下载:	下载

module jiao_tong(led,clk,seg_reg1,seg_reg2);
input clk;
output [6:0] seg_reg1,seg_reg2;
output [11:0] led;
reg [6:0] dispdat1,dispdat2,seg_reg1,seg_reg2;
reg [25:0] count;
reg [3:0] led_red;
reg [3:0] led_yellow;
reg [3:0] led_blue;
reg [11:0] led_reg;
reg sec;
reg [1:0] rgy_status;
reg [7:0] rgy_time;
initial
 begin
 rgy_status=2'd0;
 rgy_time=8'h30;
 led_reg=12'b000000001111;
 end
////////////////////////fen ping chan sheng 2HZ shi zhong/////////////////////////////////////////
always @(posedge clk)
begin
 count=count+1;
 if(count==26'd2500_0000)
  begin
  count=0;
  sec=~sec;
  end
end
////////////////////////////////////////////////////////////////////////////////////////
always @(posedge sec)
begin
 if(rgy_status==2'd0)
  begin
   if(rgy_time==8'h0)
    begin
    rgy_status=2'd1;
    rgy_time=8'h11;
    led_reg=12'b0000_1111_0000;
    //led_red=led_reg[3:0];
    end
   else
    begin
    rgy_time=rgy_time-1'b1;
    if(rgy_time[3:0]>9)
     rgy_time[3:0]=9;
    end
  end
/////////////////////////////////////////////////////////////////////////////////////////
if(rgy_status==2'd1)
  begin
   if(rgy_time==8'h0)
    begin
    rgy_status=2'd2;
    rgy_time=8'h31;
    led_reg=12'b1111_0000_0000;
    //led_yellow=led_reg[7:4];
    end
   else
    begin
    rgy_time=rgy_time-1;
    if(rgy_time[3:0]>9)
     rgy_time[3:0]=9;
    end
  end
///////////////////////////////////////////////////////////////////////////////////////////
if(rgy_status==2'd2)
 begin
  if(rgy_time==8'h0)
   begin
   rgy_status=2'd0;
   rgy_time=8'h30;
   led_reg=12'b0000_0000_1111;
   //led_blue=led_reg[11:8];
   end
  else
   begin
   rgy_time=rgy_time-1;
   if(rgy_time[3:0]>9)
    rgy_time[3:0]=9;
   end
 end
 
 
end

////////////////////////////xian shi ji shi///////////////////////////////////
//////////////////////////////////////////////////////////////////////////////////////////

always
 begin
 dispdat1=rgy_time[3:0];
 dispdat2=rgy_time[7:4];
 end

always @(dispdat1)
 begin
  case(dispdat1)
   4'h0:seg_reg1=7'b1000000;//0
   4'h1:seg_reg1=7'b1111001;//1
   4'h2:seg_reg1=7'b0100100;//2
   4'h3:seg_reg1=7'b0110000;//3
   4'h4:seg_reg1=7'b0011001;//4
   4'h5:seg_reg1=7'b0010010;//5
   4'h6:seg_reg1=7'b0000010;//6
   4'h7:seg_reg1=7'b1111000;//7
   4'h8:seg_reg1=7'b0000000;//8
   4'h9:seg_reg1=7'b0010000;//9
  endcase
 end
always @(dispdat2)
 begin
  case(dispdat2)
   4'h0:seg_reg2=7'b1000000;//0
   4'h1:seg_reg2=7'b1111001;//1
   4'h2:seg_reg2=7'b0100100;//2
   4'h3:seg_reg2=7'b0110000;//3
   4'h4:seg_reg2=7'b0011001;//4
   4'h5:seg_reg2=7'b0010010;//5
   4'h6:seg_reg2=7'b0000010;//6
   4'h7:seg_reg2=7'b1111000;//7
   4'h8:seg_reg2=7'b0000000;//8
   4'h9:seg_reg2=7'b0010000;//9
  endcase
 end
assign led=led_reg;
endmodule