Verilog学习心得与体会

1、如果一个模块之内有很多的always语句，各个always语句之间是一个并行的关系，即同时执行。

2、verilog中没有数组这种东西，要达到类似于数组的功能可以用case语句实现。比如说，用来点亮数码管。

3、模块的输入输出端口的变量默认为wire型的变量，没有说明位宽的情况下默认为一位。

4、非阻塞幅值：<=，是并行执行的。阻塞幅值是串行执行的，即顺序执行。