数码管静态显示（测试成功）（静止不动）

module shu(clk,reg1,reg2,reg3,reg4,reg5,reg6,reg7,reg8);
input clk;
output [6:0] reg1,reg2,reg3,reg4,reg5,reg6,reg7,reg8;
reg    [6:0] reg1,reg2,reg3,reg4,reg5,reg6,reg7,reg8;
reg [22:0] buffer;
initial
 begin
 reg1=7'b1111111;
 reg2=7'b1111111;
 reg3=7'b1111111;
 reg4=7'b1111111;
 end
always @(posedge clk)
 begin
 buffer=buffer+1;
 if(buffer==23'd5529630)
  begin
  reg1=7'b0111111; // 0
  reg1=~reg1;
  reg2=7'b0000110; // 1
  reg2=~reg2;
  reg3=7'b1011011; // 2
  reg3=~reg3;
  reg4=7'b1001111; // 3
  reg4=~reg4;
  reg5=7'b1100110; // 4
  reg5=~reg5;
  reg6=7'b1101101; // 5
  reg6=~reg6;
  reg7=7'b1111101; // 6
  reg7=~reg7;
  reg8=7'b0000111; // 7
  reg8=~reg8;
  //reg8=reg7;
  //reg1=reg2;
  //reg2=reg3;
  //reg3=reg4;
  end
 end
endmodule