四． 物理接口对比 在物理（PHY）层，2种串行互连（PCI-Ex和串行RIO）以及2种并行互连（HT 和并行RIO）之间均存在很大的相同性。在每种情况下，共享的物理层设计都是可行的，虽然仍需要对互连提出某些特定的要求。
a) 可配置的串行物理接口
串行互连设计用于引脚数量较少以及范围包括从背板到芯片至芯片的灵活的拓朴结构。PCI-Ex 和RIO总线的关键物理（PHY）层的属性 如下所述。对于每种属性，都提出了特定的值或特定范围。注意 PCI-Ex的物理层引入了几项以PC空间，例如电源管理和即插即用性能为目标的特色。我们认为，这些特色对于以电信/数据通信应用为目标的可配置的串行物理层来说是不必要的。
i. 扰频
为降低电磁干扰， PCI-Ex总线在8B/10B编码层之前采用了扰频。与此相反， RIO总线采用了类似XAUI的空闲数据型式的随机化处理，以实现同样的目标。但是不利之处在于，这些技术是完全不同的，因此需要各自单独执行。
ii. 8B/10B编码和控制（K）字符的使用
PCI-Ex和RIO总线采用了8B/10B编码连接。8B/10B编码能够确保足够的位数传递密度，以恢复数据时钟。因此，不使用单独的时钟信号。
在串行8B/10B 接口中，特殊的"K字符"应用在链接和维护、位和字节的校准、多通道抗偏斜、时钟补偿、数据包限定和其它目的。具体使用的这些特定字符是各不相同的。K字符的不同用法示例如下：
· K28.5字符中包含"逗号"序列，在PCI-Ex和RIO中都用于位和字节的同步。但是，在PCI-Ex中，K28.5栏还用于通道校准，而在RIO中通道校准采用的是K27.7字符。
· K28.0字符在PCI-Ex中用于SKP（时钟补偿）目的 。但是，在RIO中，出于同样的目的采用的却是K29.7字符。
从此处可以明显看出，可配置串行物理结构一个必备的能力是对K字符集进行可编程处理。幸运的是，在某些可编程的SERDES芯片中，都具备了这项功能。
iii. 连接速率和带宽
PCI-Ex在当前版本中使用了2.6Gbaud的信号速率。以后的版本可能支持更高的速率。
RIO目前支持1.25、2.5和3.125 Gbaud的信号速率，将有可能包括支持更高速率的SERDES。RIO在3.125Gbaud下的主要电气参数与XAUI（也在3.125Gbaud下）相近，而更低的RIO速率实际上属于XAUI可扩展波特率的版本。
速率灵活的SERDES技术覆盖了1.25-3.125 Gbaud的范围，因此，所有目前使用的PCI-Ex和RIO速率都是可配置串行物理结构的一个主要方面。
在PCI-Ex下可采用多种通道，RIO将通道的宽度限制在x1和x4。而具备x1和x4 能力的物理结构有可能在这些互连的电信/数据通信领域内得到广泛的应用。
iv. 信号摆幅和预加重
PCI-Ex和串行RIO的信号摆幅在一定程度上有所不同。但是，两者的范围可以通过可编程进行完善（主要是在CML中进行完善）。
PCI-Ex在当前的版本中采用了称为去加重的预加重方法，赋予转换位的幅度比后续位更大。而预加重属于RIO总线的一个选项。但是，在这两种接口的背板应用中，预加重功能具有明显的益处，因此推荐采取对其支持的功能。在芯片至芯片的应用中，预加重可能体现不出自己的优势。因此，推荐在可配置的物理解决方案中，对预加重的使用及程度进行配置。
v. 时钟和抖动
传输抖动和接收抖动允许的误差在PCI-Ex和RIO总线之间是相当一致的。0.3UI（Tx）和.65UI（Rx）的重叠范围属于物理层的互操作属性。
PCI-Ex规定的时钟允许误差为+/- 300 ppm；在串行RIO中的回应要求为+/- 100 ppm。PCI-Ex要求与PC业界所公用的扩频技术保持一致。对于电信/数据通信应用来说，不带扩频时钟的+/-100 ppm范围应该可以满足要求。
vi. 电源管理和即插即用
在PC机应用中，PCI-Ex的电源管理和即插即用支持形成了一套能够允许物理层在链路空闲的低功率备用模式下运行的能力。此外，即插即用功能要求发送器能够检测到带电接收器的存在。这些PC业界特殊的应用要求致使通信业中SERDES在一般情况下不支持物理层特性：
· 发送器所使用的BEACON信号，用于"唤醒"处于"休眠"状态的接收器；
· 发送器所使用的"接收器检测"信号，用于检测带电的接收器；
· 接收器运行在直流公用模式电压为0V下的技术要求便于对接收器的检测；
· 由接收器执行的空闲状态结束的检测功能，用于检测脱离低功耗状态的转换；
· 主动状态电源管理（ASPM）可以自动地将链接在主动和电源降低状态之间进行转换。
对于全面兼容PCI-Ex的可配置物理层解决方案要求具备所有这些功能，对于不需要这些功能的内置通信/数据通信应用，PCI-Ex可能被普遍采用。但现在下定论尚为时过早，我们认为恰当的通信/数据通信业的可配置串行物理层解决方案就无需这些特性。除去这些特性，可以想象PCI-Ex总线将如同串行RIO总线，能够使用2.5Gbps下的工业标准SERDES 技术。
b) 并行互连的可配置物理层解决方案
并行互连、HT和并行RIO均针对低延迟高带宽的芯片至芯片接口应用进行了优化。这些总线均采用了相似的源同步接口，其中接口具有可扩展的带宽，并附带独立的时钟信号和少量的频段外控制信号。其主要的电气属性如下所示。从电气方面来看，这些接口的设计所具备的灵活性是相当可行的。
在电气方面，这些接口均采用了基于LVDS的信号发送方案。但是，HT采用了修订后的摆幅电平和共用模式的电压范围。在两个接口的信号摆幅之间拥有足够宽的重叠区域，因此LVDS摆幅（用在RIO）的标准应该能够很好地应用在这两种总线中。但为共用模式寻找一个适合的重叠部分则较为困难。HT采用了较低的共用模式电压，以优化来自1.2V电平级的操作。而由于功率耗散和低电压设备的使用问题，不宜移至RIO公用模式所要求的较高电平级。可行的解决方案是在HT共用模式的驱动电压下运行RIO驱动器。由于RIO（LVDS）接收器的允许电压范围很宽，能够适应发送器和接收器之间很大的地电位差值，所以这种方式能够取得良好的效果。因此在采用并行RIO和HT总线时，这些地电位差值通常在芯片至芯片的应用中是可以忽略不计的。
HT允许在表中所示的带宽内实现自动协商的数据通路。在通常情况下，HT和并行RIO总线用作高速内置处理器的互连，其中采用的是8位或16位的数据。对于这些应用而言，多余的HT数据带宽是没有必要的。在HT和并行RIO总线，8位和16位的数据带宽均分别需要1个和2个时钟信号。
HT和RIO总线均需要频带外的控制信号来区别控制和数据序列。可配置的物理层解决方案应用支持这类控制信号；要求引脚的逻辑控制是可编程的。最终，HT总线采用4个单端引脚，以支持应该得到支持的复位和电源管理功能。
五． 结论 在本文中，我们回顾了5种接口：PCI、PCI-X、PCI-Express、HyperTransport和 快速I/O（RIO）的特性。这些接口在内置应用中采用明显不同的方式达到了差不多同样的效果。通过识别共有的接口特性，我们针对可配置总线互连的设计提供了一些具体的建议，这种总线和互连能够实现这些接口之间前景看好且易于实现的互配性能。
相关链接 加载/储存 接口与总线之间的比较 认识到系统互连方式和其它通信的具体接口之间的差异是很有帮助的。许多通信系统的接口均有赖于数据包和单元接口，例如光纤网际工作论坛（OIF）提出的SPI-4.2、SPI-3以及IEEE的XAUI接口。这些经过高度优化的接口主要设计用于点对点之间传输数据包和单元，并且具备高效、低开销和点对点的流量控制特点。它们采用"流语义"的方式，通过通道发送信息。
与这些数据通信总线相比， PCI-Ex、HT、和RIO具有更大的通用性。它们采用的是"加载-储存语义"，通常情况下支持处理器与内存或外设之间不同地址间的读写。其中还包括各种概念的和桥接，以实现许多设备连接到相同的物理和/或逻辑总线上。它们还可支持更高层的析取功能，例如生产者－消费者排序模式，这一模式能够使分布在各处的设备组（共享资源？）采用复杂的方式解决可以预见结果的问题。
另一方面，这些总线存在高开销的情况，这些开销体现在报头字段、配置和枚举操作步骤、排序规则的维护、出错恢复步骤以及其它领域。通常，为这种灵活性所付出的代价是：较低的确定性通信量、可变的延迟性和更为复杂的软件维护。与通信专用接口相比，它们应用于可靠性较高的系统中是较为困难的，这是因为它们大大增加了需要进行储存和管理的状态信息的数量。
在选择适当的接口时，系统设计师还必须考虑到数据通信的特性。前文所述的这些系统互连，主要采用的是加载/储存语义。如果不需要这些语义，则单元或数据包接口所具有的简洁和强大的性能相对来说是更好的选择。
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