引言 现有的接口技术如低电压差分信号传输(LVDS)、更低摆幅差分信号传输(RSDS)及CMADS虽然仍可满足上一代笔记本计算机的要求，在某种程度上节省用电，减少这类产品的互连线路，并减低其电磁干扰，但对于正在开发中的新一代蜂窝式移动电话及个人数字助理，现有的接口技术便无法满足其要求，因为新一代产品的设计要求更低的功率、更少互连线路以及更低的电磁干扰。移动像素链路 (MPL) 可为接收及发送视频的输入/输出端口提供一个高性能的通信接口，而这种接口具有以下三大优点：更少的连线(只有两条活跃线路)、功率低以及电磁干扰极为微弱。
MPL 链路简介 为了确保系统操作时可以充分发挥低功率及低电磁干扰的优点，MPL 链路技术利用较低的电流来传送信号，而这两个逻辑电平的高低取决于接收器传送给发送器的电流究竟是强还是弱。这两条电流可视为一条电流，在上层流动的是交流电电流，在下层流动的则是直流偏压电流，上下层电流的典型值分别为 150mA 及 450mA。换言之，这两条电流可分为一条在上层流动的交流电电流 ((150mA) 以及另一条在下层流动的直流电流(300mA)。
MPL 的技术规格对高低电流有清楚的界定，高电流(即450mA)属于逻辑低电平，而低电流(150mA)则属于逻辑高电平。电流先由驱动器接收，然后通过MG(MSSA)管脚传送回接收器。MPL接地的附近应有一条低阻抗的路径，而这条路径应回到其起点 (即接收器)。此外，将接地设于信号传送线路的附近有助缩小信号传送线路的覆盖面积，而且由于采用电流模式开关，加上电流量较低，以及较小的覆盖面积，因此产生的电磁干扰也较少。
MPL 链路比其它信号传输标准更优胜，例如MPL链路传送的电流比LVDS低(前者为300mA而后者为3.5mA)；MPL的20mV电压摆幅也比 LVDS 的 350mV低。这两个优点有助减低功耗及噪音。链路通电时，从属芯片随即启动，其电流由驱动器拉至适当的水平。这样可以确保 MPL 链路无论从哪一个方向传送信号，信号都可保持完整无缺，而且抵抗噪音干扰的能力也可获得进一步加强。
美国国家半导体采用 WhisperBus 技术作为MPL链路的物理层。一直以来，屏幕较大的薄膜晶体管(TFT)液晶显示器都采用类似 WhisperBus 的技术，而便携式电子产品也基于同样的理由采用这种技术。MPL链路除了保留 WhisperBus 物理层的基本功能之外，还设有自己的移动通信(截至 2004 年有关仍在制定中)，以及另外再添加节能(睡眠)模式及双向数据传输功能。图 1 所示的是基本的 MPL 链路。主控器设于主机(BBP、微处理器或图像处理器)之旁，而从属芯片则紧贴显示器或目标装置。
MPL 线路驱动器 MPL 线路驱动器设有一个双状态的电流接收器。电流的大小取决于输入的状态 (LVCMOS)。线路的电压由 MPL 链路上的接收器而非线路驱动器负责设定。由于线路驱动器可在广阔的接收电压范围内操作，因此如有设计上的需要，线路驱动器及接收器可以分别由不同的供电干线为其提供电源。接收器的电源也可关闭，以便将线路电流调低至零，以支持极低功率的睡眠模式或 MPL 的关闭状态。图 2 所示的是已简化的线路驱动器电路图。若 DEnable* (内部信号) 处于逻辑低电平 (LOW)，Idata 开关便与 MPL 信号线路连接一起，而驱动器会接收较强的电流 (Idata)。若 Din 内部信号处于逻辑低电平 (LOW)，2Idata 也会通过开关输入线路，令 3Idata 的电流改由驱动器接收。若 Din 处于逻辑高电平，2Idata 开关会断开，以便进入另一状态 (Idata)。若两个开关都断开 (DEnable* = High)，驱动器会关闭，驱动器便不会接收任何电流。理论上，按照 MPL 标准的规定，逻辑低电平属较高电流(3 x Idata)，而逻辑高电平则属较低电流 (1 x Idata)。进行初步测试时，MPL 测试芯片(LM2500)的电流(Idata)可设定在 100(A 至 200mA 的范围内。驱动器采用低电压的设计，可以支持低至只有几百 mV 的核心干线电压。此外，电流会经过 MPL 接地(MG)直接回流。以驱动器的设计来说，MC(时钟)输出与 MD(数据)输出实际相同。
MPL 接收器 MPL 接收器负责测定总线的电流状态，并将电流转为电压，然后不管电路是否已通电，再将电压提升至标准的逻辑电路电平。此外，接收器也有自己的线路终端装置，因此系统无需加设外接的终端电阻，有助精简系统设计，以及节省印刷电路板的板面空间。这款接收器也内置电流传感电路，一旦感测到任何信号，传感器会向从属芯片发出信号，要求有关芯片开启或关闭电源供应。如果线路连接已中断，主控器会监控 MD 线路的电流，以便清楚知道从属芯片是否已发出服务请求。
MPL 收发器 线路驱动器及接收器可以集成一起，成为收发器。以主控器为例来说，一般会以线路驱动器为 MD 的预设装设。系统会关闭接收器区段的电流供应，以减低其用电量。处理Read_Data 时，系统也可关闭主控器的MD线路驱动器，以中断驱动器与总线之间的联系。读取数据时，数据会逆向传送，线路驱动器的电源供应也会随即中断。以从属芯片为例来说，一般会以接收器为 MD的预设装置，但为了节省能源，MD线路驱动器不会获得电源供应。收到有关Read_Command之后，系统会进入时间较长的逆转(Turn Around) 阶段，让从属芯片的MD线路驱动器有足够时间通电。此时，从属芯片可以中断MD接收器与MD线路的联系，或干脆中断其电源供应。
MPL 总线配置 基本的 MPL 链两条活跃信号线路及一条信号接地回送(MG)线路组成。时钟属于单向信号，而且一定由主控器提供。数据信号(MD)与主控器送往从属芯片的时钟同步，而主控器传送时钟时，会同时利用两个时钟边缘。这样有助降低时钟速率，以减低功耗、噪音及电磁干扰。MD数据信号通过半双工的双向线路传送。为了支持数据输入(读取)的执行，数据信号可以逆向传送。以正常的配置为例来说，处理数据输出(写入)时，系统不会为主控器的 MD 接收器及从属芯片的MD线路驱动器提供供电，以便节省能源。MD 线路的逆转(TA)时间较长，以确保线路在必要时有足够时间通电或断电。
目前的系统普遍采用独特的视频路径及点至点的设计， MPL 的技术标准已充分考虑这两个因素。MPL 技术采用点至点的设计，让链路可以充分发挥其电子特性。此外，MPL 链路有自己的内部终端装置，因此工程师可以轻易设计高性能的传输线路，例如，无需顾虑线头所产生的影响。此外，需要利用 MPL 链路建立互连的装置如显示器、照相机等一般都分别设于不同的地方，因此串行的点至点链路比多站式或多点式链路更适合这些装置采用。此外，由于 MPL 链路只有两条活跃导线，因此采用多个 MPL 接口比采用并行总线更符合成本效益，而且可以节省板面空间及减少管脚数目。
MPL 链路的数据传输率 当主控器将数据传送往从属芯片时，LM2500/1/2 收发器可以提供高达 160Mbps的基本数据传输率以作支持。由于这个模式可以同时利用时钟的两边，因此数据传输率最高可达160Mbps (每段6.25ns)，而时钟频率则为80MHz。因为能够同时利用时钟的两边，所以可以传送低频的时钟信号，而低频操作则有助减低电磁干扰。相较之下，单单利用时钟的一边，会令时钟信号高达 160 MHz。后排通道负责将数据由从属芯片传送往主控器。利用后排通道传送数据时，从属芯片只利用时钟的上升边缘控制数据的进出，使从属芯片传送数据往主控器时，可以有较多时间按照主控器提供的时钟频率进行取样。系统只要能以 80MHz 的时钟频率操作，后排通道便能以80Mbps的传输率传送数据。
目前的数据传输率一般都不超过 160Mbps，但有足够的空间可以提升至 200Mbps以至400Mbps。预计不久的将来物理层可以支持每秒高达千兆位 (Gbps) 以上的速度。但这些高速传输技术仍在研发中。
图1 MPL 链路总线的配置 
图2 MPL 线路驱动器 
图3 MPL 接收器 
图4 MPL串行总线计时 - 双及单边计时 MPL 总线的不同阶段 MPL 串行总线分为四个不同的总线阶段，每一阶段都由 MC 及 MD 线路的状态决定，而其中的两个阶段有多个不同状态可供选择。图表 1 “MPL链路的不同阶段”显示 MPL 总线的不同阶段。
通电/断电模式 采用省电模式 (关闭) 时，系统会关闭 MD 及 MC 驱动器，线路上的电流会完全中断。主控器将传送 A 点 12 个时钟(t1)的 MC 线路驱动至低电平，以便通知从属芯片建立连接。然后主控器将传送12个时钟(t2)的 MC 线路驱动至高电平。当低电平转为高电平时(B点)，从属芯片充分利用其电源供应，以便有更大的能力承受噪音干扰。最后，主控器将传送12个时钟(t3)的MC及MD线路驱动至稳定的低电平状态。建立连接的阶段需要36个周期才能完成。主控器直到现在才可传送数据 (动态)，将总线闲置，或重新回到连接中断状态。
以图 5 为例来说，总线闲置阶段的时间长度为 t4，之后总线保持其活跃状态，而 MD 线路的“高电平”起始位会启动数据的传输 (C 点)。
有一点需要留意，当连接中断之后，主控器便会进入省电(Power_Save)模式，而正在操作的主控器锁相环路(PLL)会根据其时钟来源锁定其相位(不同的应用有不同的安排—若主机可以提供高速时钟，便无需作此安排)。
从属芯片也可通知主控器启动电源。过程如下：从属芯片先将 MD 线路驱动至逻辑低电平，直至主控器作出回应，将同样已驱动至逻辑低电平的 MC 信号传回为止。主控器可以检
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