Virtex-5中动态DCM的设计方法

    在许多电路设计中，会涉及到可变时钟的问题。比如：一个FPGA和A／D采集芯片组成的采集卡，要求A／D采样时钟可变，FPGA对采样数据进行处理，为保证数据的准确率，首先要对A／D输出的采样时钟进行锁定。

    在使用Virtex-5时，简单DCM就无法达到要求，采用动态DC2M就可以解决该问题。另外，在时钟受到干扰的情况下，简单DCM一旦失锁，就无法正常工作，而动态DCM则有能力自回归。

    1 DCM的工作原理

    在Virtex-5中，DCM进行升级组合，形成了CMT（Clock Management Technology，时钟管理技术）模块。CMT模块提供了非常灵活的、高性能的时钟，改善了时钟稳定性。每一个CMT模块包含2个DCM（Digital ClockManager，数字时钟管理器）和1个PLL（Phase-LockedLoop，锁相环），这里主要讨论的是DCM的应用。DCM的原型分为DCM＿BASE、DCM＿PS和DCM＿ADV三种，功能依次增强。DCM＿BASE只具有基本的时钟矫正、频率综合功能；DCM＿PS增加了相位偏移功能；DCM＿ADV又增加了动态重配置功能。DCM＿ADV的引脚图如图1所示。

    1.1 时钟矫正

    DCM包含了一个时钟锁定环（DLL），通过矫正输入时钟和输出时钟的时间延迟，用来完全去掉时钟分布延迟。DLL包含延迟单元和控制逻辑。输入时钟驱动一串延迟单元，每个延迟单元的输出代表输入时钟的不同延迟点。控制逻辑包含了一个相位检测器和一个延迟链路选择器。相位检测器比较输入时钟（CLKIN）和反馈时钟（CLKFB），并控制延迟链路选择器，从本质上增加输出时钟（CLKOUT）的延迟，直到CLKIN和CLKFB完全吻合。

    1.2 频率综合

    DCM提供了2种双倍频频率（即CLK2X和CLK2X180）的独立输出，以及1个对输入时钟固定分频比的时钟输出（CLKDV）；另外，还提供了一个对输入时钟分频加倍频的复合时钟输出。用户可以定义任意的（固定范围内）倍频比M和分频比D.如果数值计算上存在可能，内部的计算器会自动做出适当的选择让输出时钟边沿和输入时钟相吻合。比如，若M=9并且D=5，则复合频率输出是输入时钟的1.8倍，并且每5个输入周期或者每9个输出周期时间，输出上升沿与输入上升沿同步一次。

    1.3 相位偏移

    DCM有2种相移：一种是固定粗调相移，另一种是细调相移。固定粗调相移包括90°、180°、270°。相对于CLKO，分别产生了CLK90、CLK180、CLK270时钟输出；相对于CLK2X和CLKFX，则只产生了CLK2X180和CLKFX180时钟输出。细调相移又分为4种模式：固定的，正相可变的，中心可变的和直接模式。细调相移是在粗调的基础上进行的。在固定模式下，就是要配置一个固定的相移量，并且相移量要是1／256时钟的整数倍。在正相可变和中心可变的模式下，相位可以动态重复地向前或者向后移动，移动步长是时钟的1／256.在直接模式下，根据DCM_TAP的数值，相位能够动态地、相对地向前或者向后移动。

[1]   

【责编:huangchunmei】

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