分类： 嵌入式
2010-11-30 09:36:28
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因为Blah blah的原因，笔者最近捡起了ARM。。。对ARM的ARMV5的Core，例如IXP 425，465和IXP23XX，笔者可以说是非常的熟悉。写过许多产品级别的汇编。。。但对基于ARMV7的Cortex-A|M|R没有接触过。但相信这对笔者应该不是个大问题。。。 这个Holiday假期，读了一些Intel的一个大拿王Sir的关于ARM的文章。第一是很钦佩；第二是很confusing。。。他在Intel拿着俸禄，为何对ARM的来龙去脉这么熟悉。。。？唯一的解释就是喜欢。。。 在谈到ARM的Cortex-A15的时候，他的文章中唯一欠缺的就是没有谈到在高端系统中最不可缺少的一个方面–Interconnect。这是个美中不足的地方。。。 这个的意思类似于：当谈AMD的Magny-Cores的时候，不谈HT；当谈INTC的Nehalem的时候，不谈QPI。龙门阵就失去了一半的精彩。。。 大家知道，ARM的市场基本上是SoC这块小天地。。。在SoC这个沃土上，大家更集中考虑的是On-Chip的通信。。。换言之，是Intra-Chip的通信。很难相信你整几个SoC芯片在板子上，然后大家一起互通。这不是以前SoC的做法。SoC+DSP的年代更是一个：SoC的CPU做控制。其他逻辑做协处理器。。。 在Cortex-A9的年代。一个Cortex-A9 MP是能而且只能支持（Up to）4个Cortex-A9的CPU Core的。Cache的一致性也只能通过其SCU（Snoop Control Unit）在这4个Core之间实现。如果你想做一个SoC里面放6，8，12个Core，这个Cache的事情基本上就要把人折腾疯了。。。很难相信一个系统软件工程师会喜欢这样的一个Explicit Clustering Partition的编程模型。。。 这一切都在悄悄的改变。。。 11月，Cortex-A15发布了。。。许多读者更多的注意到了A15各方面性能的提升，as opposed to A8 and A9。其实，伴随着Cortex-A15的发布，还有一个很重要的部分–高端互联逻辑。 这就是 CoreLink 400的CoreLink CCI-400 Cache Coherent Interconnect ！！！ “The CoreLink CCI-400 provides full coherency between the L2 caches of two multicore Cortex-A15 processors and I/O coherency with up to three other master, such as the Mali GPU, sharing data in either of the L2 caches of the Cortex-A15 processors. The CCI-400 routes traffic to up to three slaves (e.g. two high performance channels to the memory controler and one to the rest of the system) using virtual channels to prevent blocking and barriers to preserve ordering.” 拥有了CoreLink的互联，在一个SoC里面，多个Cortex-A15 Cluster（4个为一个Cluster）之间就可以达到一个完整的SMP的模型。 拥有了CoreLink的互联，可以把一个Cortex-A系列芯片，与ARM的GPU芯片ARM Mali-T604互联，并形成一个Cache Coherence的模型。。。 这是ARM能通向高端系统的重要基础。。。 下图所示为一个高端SoC的结构图。这个SoC，拥有8个核（Cortex-A15）。每4个为一个Cluster，通过ARM的SCU互联。另外，拥有一个GPU的Core。所以的逻辑，都通过CoreLink的CCI-400互联，形成一个共享内存的系统： |
