s3c2410时钟

1: s3c2410有两个锁相环,一个叫MPLL,另一个叫UPLL,其中第一个用来产生FCLK,HCLK,PCLK,支持内核,AHB总线和APB   总线,第二个用来支持usb总线.

2: FCLK--------供给arm920t
   HCLK--------供给AHB总线,系统总线,具体包括arm920t,内存控制器,NAND flash控制器,中断控制器,LCD控制器,以及DMA
   PCLK--------供给APB总线,外围设备总线,WTD,IIS,I2c,GPIO,UART,RTC,PWM timer,MMC interface,ADC,SPI寄存器,
CLKCON来控制是否对以上部分设备提供时钟信号.

3: 外部时钟的选择: 根据 OM[3:2}来选择晶振或者外部时钟(MPLL和UPLL)

4: MPLL的大小:

    大小根据MPLLCON寄存器的值提取出: MDIV[19:12],PDIV[9:4],SDIV[1:0],根据MPLL=fin*m/(p*2^s)
     其中:  m=MDIV+8;
               p=MDIV+2;
               s=SDIV

5: FCLK的值的决定:
                                 1:    NOMAL电源模式下等于MPLL的输出
                                 2:   SLOW   电源模式下,此时锁相环不起作用,FCLK等于输入时钟/(2*SLOW_VAL),此比例因子保   存在,SLOW_VAL保存在CLKSLOW寄存器的[2:0]位.若SLOW_VAL==0,FCLK=输入时钟.

6: HCLK 以及PCLK的确定

        FCLK确定以后,HCLK,PCLK的频率根据寄存器CLKDIVN的值来确定.
        CLKDIVN[1]===也称HDIVN,决定HCLK: 为0, HCLK=FCLK,为1，HCLK=FCLK/2;
        CLKDIVN[0]===也称PDIVN,决定PCLK: 为0,PCLK=HCLK,为1,  PCLK=HCLK/2;