基于DSP的宽带雷达多片流水分段脉压处理平台设计

基于DSP的宽带雷达多片流水分段脉压处理平台设计

１　引　言 
　　作为一种探测目标信息的工具，雷达在现代战争中发挥着举足轻重的作用。在雷达回波信号处理中，通常利用线性调频信号脉冲压缩技术来获得高的距离分辨率。他有效地解决了雷达作用距离与距离分辨率之间的矛盾，可以在保证雷达作用距离的情况下提高雷达的距离分辨力。数字脉冲压缩就是利用数字信号处理的方法来实现雷达信号的脉冲压缩，分为时域和频域两种实现方式。时域脉压常用数字滤波器实现，而频域脉压常用专用的ＦＦＴ芯片或ＤＳＰ完成。一般而言，对于小时宽带宽积信号，用时域脉压较好；但对于大时宽带宽积信号，用频域脉压较好。随着通用ＤＳＰ芯片本身处理能力的不断提高，基于并行ＤＳＰ芯片的雷达信号处理系统基本能够满足雷达脉冲压缩信号处理实时性的需求。
　　本文针对雷达回波的实时脉冲压缩处理，首先分析了频域脉压处理方法，介绍了分段脉压原理。然后研究了基于ＤＳＰ的多片流水分段脉压设计，以某宽带雷达回波为例，提出了基于４片ＡＤＳＰ－ＴＳ１０１芯片的高性能并行ＤＳＰ硬件处理平台设计。最后给出了硬件实现和实验结果。
　　２　频域脉压实现分析
　　对接收到的信号作数字脉压，等同于信号通过一个加权的匹配滤波器。从时域来说，输出为信号与加权的匹配滤波器的线性卷积，等价于二者在频域的乘积。需要注意的是两离散信号频率域相乘相当他们在时域作圆卷积，为使圆卷积与线性卷积等价，待处理的信号须加零延伸，避免圆卷积时发生混叠。
　　设输入序列ｘ（ｎ）长度为Ｌ，系统冲击响应ｈ（ｎ）长度为Ｍ（Ｍ＜Ｌ），输出ｙ（ｎ）。对于频域处理，其运算为：

　　式（１）实际上是圆卷积运算，在运算时，ｘ（ｎ）和ｈ（ｎ）必须至少补零到Ｌ＋Ｍ－１点，等到ｘ（ｎ）完全读入后，开始脉压运算，得到的ｙ（ｎ）有效输出长度为Ｌ点。因此频域脉压处理时间大致分为数据块读入读出时间和脉压运算时间。总运算量包括Ｌ点ｘ（ｎ）数据输入、Ｌ＋Ｍ－１点复ＦＦＴ，Ｌ＋Ｍ－１点复点乘、Ｌ＋Ｍ－１点复ＩＦＦＴ以及Ｌ点ｙ（ｎ）数据输出。
　　当输入序列ｘ（ｎ）的长度Ｌ》Ｍ，直接做Ｌ＋Ｍ－１点的脉压不仅运算量大、存储单元多，而且有很大的数据读入读出延迟。可以采用重叠保留法进行分段脉压处理。设ｘ（ｎ）均匀分段，每段长度为Ｎ（满足Ｎ≥Ｍ，Ｎ＋Ｍ－１接近２的整数次幂），在每段后面再补上后一段的前Ｍ－１个输入序列值，组成Ｎ＋Ｍ－１点序列，若为最后一段，则补Ｍ－１个零。每个Ｎ＋Ｍ－１点序列与ｈ（ｎ）脉压后，输出的结果取前Ｎ点为每段的有效输出。这样按顺序拼接在一起即可得到输入序列ｘ（ｎ）的脉压输出。其原理如图１所示。

　　３　基于ＤＳＰ的多片流水分段脉压设计
　　当分段脉压处理时，可以采用多个分段同时脉压的并行处理技术来减少整个脉压过程的处理时间。流水线技术（Ｐｉｐｅｌｉｎｅ）为并行处理系统设计中实现时间并行性提供了一种有效方法，他将输入流水线的任务分为一串子任务，相继的任务不断流人流水线，利用子任务在执行时间上的重叠（Ｔｉｍｅ　Ｉｎｔｅｒｌｅａｖｉｎｇ），使得每个子任务都处在整个操作流程不同的处理段中，且保持在不同的完成阶段来达到操作级并行。
　　在忽略数据内部交换以及脉压前的数据浮点化等运算时间的前提下，可以将每段脉压任务大致分为数据输入、数据脉压和脉压结果输出三个子任务。若各段分段脉压过程均采用流水线技术操作，相邻两段脉压任务分别由不同的ＤＳＰ完成。那么相邻两段脉压过程进入流水的时间仅相差数据输入的操作时间，流水操作如图２所示。

　　设输入序列ｘ（ｎ）长度为Ｌ点，分段重叠点数为Ｍ－１，分段脉压点数为ｄ（为２的整数次幂）点，定义ｘ（ｎ）的分段总数为ｐ，则ｐ＝［Ｌ／（ｄ－（Ｍ－１））］，［］表示不小于此值的最小正整数（下同）。定义每段的分段长度为Ｎ，则Ｎ＝［Ｌ／ｐ］。

　　下面以某宽带雷达为例，在输入序列点数和分段重叠点数确定的情况下，采用ＡＤ公司的高性能定／浮点ＡＤＳＰ－ＴＳ１０１芯片，分析各流水任务时间、流水操作时总的脉压时间、分段数、任务时间比以及参与多片流水的ＤＳＰ数量等与分段脉压点数之间的关系。设雷达脉冲宽度为１　μｓ，脉冲重复周期（ＰＲＴ）为１　ｍｓ，带宽为２００　ＭＨｚ，脉压距离范围为１０　ｋｍ，采样率为２２０　ＭＨｚ，Ｉ，Ｑ两路合并输出为１６　ｂ。相邻两分段的重叠数据在ＡＤＳＰ－ＴＳ１０１之间采用Ｌｉｎｋ口传输。随分段脉压点数ｄ的变化规律见图３和图４。


　　由图３可以看出，流水操作时，随分段脉压点数ｄ的增加，数据脉压时间是快速增加的，数据输入输出时间是先递减后缓慢增加的。总的脉压时间Ｔｐｉｐ是先递减后快速增加的，这是因为，在ｄ相对较小时，数据输入输出时间的减少量大于数据脉压时间的增加量，总的脉压时间Ｔｐｉｐ的变化表现为减少；而随着ｄ的增加，数据脉压时间的增加量明显大于数据输入输出时间的增加量，总的脉压时间Ｔｐｉｐ的变化表现为快速增加，特别当ｄ大于４　０９６点之后，数据脉压时间更成为总的脉压时间Ｔｐｉｐ的主要部分。可以得出，分段脉压点数ｄ的递减不一定总会带来总的脉压时间的减少，特别当ｄ相对较小时，数据输入输出时间更成为制约总的脉压时间Ｔｐｉｐ的主要因素。
　　由图４可以看出，随分段脉压点数ｄ的增加，分段数反比于ｄ，是快速递减的。任务时间比是缓慢变化的，维持在７～８的水平，这是由ＡＤＳＰ－ＴＳ１０１本身的处理速度的决定的。在对应的分段脉压点上，选择分段数与任务时间比中相对较小的值，得到参与多片流水的ＤＳＰ数量ＮＤＳＰ，其变化趋势是递减的。可以这样理解，在ｄ相对较小时，分段数较多，每个ＤＳＰ可以完成多次分段脉压任务，ＤＳＰ的数量主要由任务时间比决定；而随着ｄ的增加，分段数快速递减，直接减少了对ＤＳＰ数量的需求。
　　为了评价基于ＤＳＰ的多片流水分段脉压设计的并行程度，在这里引用加速比（Ａｃｃｅｌｅｒａｔｅ　Ｒａｔｉｏ）和并行效率的概念。可以定义ＮＤＳＰ个ＤＳＰ处理器的加速比为：

　　可以看出，并行效率与加速比是密切相关的，Ｓｐ越接近于ＮＤＳＰ，Ｅｐ越接近于１。实际上，影响多片流水分段脉压设计并行效率的因素是多方面的，我们应该综合考虑流水操作时总的脉压时间、参与多片流水的ＤＳＰ数量、加速比以及并行效率等各项指标，以尽可能达到多片流水分段脉压的最优设计。
　　根据式（２）～式（５），结合某宽带雷达参数，给出不同分段脉压点数ｄ时的流水操作时总的脉压时间Ｔｐｉｐ、参与多片流水的ＡＤＳＰ－ＴＳ１０１数量ＮＤＳＰ，加速比Ｓｐ以及并行效率Ｅｐ等指标，详见表１。

　　以上分析还没有考虑单片ＡＤＳＰ－ＴＳ１０１的数据内部存取以及脉压前的数据浮点化等运算时间。综合各方面因素考虑，要在１　ｍｓ内完成该宽带雷达回波的实时脉冲压缩处理，我们选择的分段脉压点数为４　０９６点，据此设计了基于４片ＡＤＳＰ－ＴＳ１０１芯片的多片流水分段脉压并行ＤＳＰ硬件平台，该平台采用了共享总线并行结构和分布式并行结构相结合的方式，充分利用了并行总线的带宽，以及Ｌｉｎｋ口的灵活、方便及快速的特点。
　　４　硬件平台设计实现
　　本文设计的实时脉压处理硬件平台是一块由４片ＡＤＳＰ－Ｔｓ１０１构成的６Ｕ　ＣＰＣＩ前面板，结构如图５所示。ＤＳＰ１，ＤＳＰ２，ＤＳＰ３，ＤＳＰ４采用共享总线结构和ＭｅｓｈＳＰ结构相结合的方式，构成板上的多片流水分段脉压并行运算模块。４片ＤＳＰ在通过集成于芯片内部的发布式总线仲裁逻辑共享总线的同时，还通过Ｌｉｎｋ口构成了两两互连的网格结构，这样充分发挥ＡＤＳＰ－ＴＳ１０１芯片的并行处理能力的优势。两种并行计算结构的结合，既减少了处理器对总线的竞争，又大大增强了处理器问的数据交换能力。数据总线和地址总线上连接存放程序代码的ＦＬＡＳＨ芯片和作为外部存储的ＳＤＲＡＭ芯片，能够满足系统对大批量数据的处理需求。

　　ＦＩＦＯ１和ＦＩＦＯ２作为数据的输入输出缓存，宽带雷达的视频回波数据首先在ＦＩＦＯ１中缓存。当ＦＩＦＯ１中写入１４　６６７点完整的目标回波数据后，由ＥＰＬＤ向ＤＳＰ发出数据有效标志。当ＤＳＰ检测到数据有效标志后，将ＦＩＦＯ１中数据写到ＤＳＰ缓冲区。数据在ＤＳＰ之间的传输主要通过Ｌｉｎｋ口实现，当ＤＳＰ将脉压结果写入ＦＩＦＯ２后，ＥＰＬＤ向ＣＰＣＩ接口芯片Ｓ５９３３发送数据有效标志。当Ｓ５９３３检测数据有效标志后将ＦＩＦＯ２中数据写到主机。实物图如图６所示。
 
　　下面给出４片ＤＳＰ的任务划分，见表２，当ｄ＝４　０９６时，ｐ＝４，Ｎ＝１４　６６７／４，我们取各分段长度分别为３　６６６，３　６６７，３　６６７，３　６６７。
 
　　５　实验结果及结论
　　雷达回波数据经过脉压处理之后，由ＣＰＣＩ总线接口传输给计算机，通过Ｍａｔｌａｂ软件将脉压结果显示如图７所示。经过实测，整个脉压处理过程从数据输入到脉压结果输出共耗时约７８０μｓ。完全满足脉冲重复周期（ＰＲＴ）１　ｍｓ的要求。
 
　　在雷达回波的实时处理过程中，脉冲压缩处理占有举足轻重的地位。本文在进行基于ＤＳＰ的多片流水分段脉压设计时，做了两个假设：第一个是将每段脉压任务分为数据输入、数据脉压和数据输出三个子任务，忽略其他的运算时间，进行流水设计，得出了总的脉压时间；第二个是假设相邻的子任务由不同的ＤＳＰ完成，据此得出了参与多片流水的ＤＳＰ数量。然后综合考虑了总的脉压时间、参与多片流水的ＤＳＰ数量、加速比以及并行效率等因素，在输入序列点数和分段重叠点数确定的情况下，研究了分段脉压的分段长度设计，指导设计实现了基于４片ＡＤＳＰ－ＴＳ１０１芯片的高性能并行ＤＳＰ硬件平台。最后通过实测数据验证了硬件平台的设计。

    本文可能所用到的IC型号：