分类： LINUX
2009-03-13 00:39:56
本章将对ARM技术进行全面论述，通过本章的学习，使大家对ARM技术有个全面的了解和掌握，建立起以ARM技术为基础的嵌入式系统应用和以ARM核为基础的嵌入式SoC芯片设计的技术基础。
最近10多年来ARM技术的突出成果表现在：
使用“Thumb”的新型压缩指令格式，使得应用系统开发可降低系统成本和功耗；
ARM9、ARM10、Strong-ARM和ARM11等系列处理器的开发，显著地提高了ARM的性能，使得ARM技术在面向高端数字音、视频处理等多媒体产品的应用中更加广泛；
更好的软件开发和调试环境，加快用户产品开发；
更为广泛的产业联盟使得基于ARM的嵌入式应用领域更加广阔；
嵌入在复杂SoC中、基于ARM核的调试系统代表着当今片上调试技术的前沿。
#include
#include
#include
int select (int numfds, fd_set *readfds,fd_set *writefds, fd_set *exceptfds, struct timeval * timeout) ;
返回：准备就绪的描述符数，若超时则为0，若出错则为- 1。
第一片ARM处理器是1983年10月到1985年4月间在位于英国剑桥的Acorn Computer公司开发 。
1990年，为广泛推广ARM技术而成立了独立的公司。
20世纪90年代， ARM快速进入世界市场。
在ARM的发展历程中，从ARM7开始，ARM核被普遍认可和广泛使用。
1995年 StrongARM 问世 。
XScale是下一代StrongARM芯片的发展基础。
ARM10TDMI是ARM处理器核中的高端产品。
ARM11是ARM家族中性能最强的一个系列。
ARM技术还将不断发展。在嵌入式领域，ARM已取得了极大的成功，造就了IP核商业化、市场化的神话，迄今为止，还没有任何商业化的IP核交易和使用达到ARM的规模。据最新统计，全球有103家巨型IT公司在采用ARM技术，20家最大的半导体厂商中有19家是ARM的用户，包括德州仪器，意法半导体，Philips，Intel等。ARM系列芯片已经被广泛的应用于移动电话、手持式计算机以及各种各样的嵌入式应用领域，成为世界上销量最大的32位微处理器。
ARM的体系结构采用了若干Berkeley RISC处理器设计中的特征
Load/store体系结构
固定的32位指令
3地址指令格式
也放弃了其它若干Berkeley RISC特征
寄存器窗口
延迟转移
所有的指令单周期执行
版本1，本版本包括下列指令：
乘法指令之外的基本数据处理指令；
基于字节，字和多字的存储器访问操作指令（Load/Store）；
子程序调用指令BL在内的跳转指令；
完成系统调用的软件中断指令SWI。
版本2 ，与版本1相比版本2（2a）增加了下列指令：
乘和乘加指令；
支持协处理器的指令；
对于FIQ模式，提供了额外的影子寄存器；
SWP指令及SWPB指令。
版本3较以前的版本发生了大的变化
地址空间扩展到了32位，但除了版本3G外的其他版本是向前兼容的，也支持26位的地址空间；
分开的当前程序状态寄存器CPSR（Current Program Status Register）和备份的程序状态寄存器SPSR（Saved Program Status Register），SPSR用于在程序异常中断时保存被中断的程序状态；
增加了两种异常模式，使操作系统代码可以方便地使用数据访问中止异常、指令预取中止异常和未定义指令异常；
增加了MRS指令和MSR指令用于完成对CPSR和SPSR寄存器的读写。
修改了原来的从异常中返回的指令。
版本4。与版本3相比，版本4增加了下列指令
有符号、无符号的半字和有符号字节的load和store指令。
增加了T变种，处理器可以工作于Thumb状态，在该状态下的指令集是16位的Thumb指令集。
增加了处理器的特权模式。在该模式下，使用的是用户模式下的寄存器。
版本5主要由两个变型版本5T、5TE组成
相比与版本4，版本5的指令集有了如下的变化：
提高了T变种中ARM/Thumb混合使用的效率。
增加前导零记数（CLZ）指令，该指令可使整数除法和中断优先级排队操作更为有效；
增加了BKPT（软件断点）指令；
为协处理器设计提供了更多的可供选择的指令；
更加严格地定义了乘法指令对条件码标志位的影响。
ARM体系版本6是2001年发布的。新架构v6在降低耗电量的同时还强化了图形处理性能。通过追加有效进行多媒体处理的SIMD功能，将语音及图像的处理功能提高到了原机型的4倍。ARM体系版本6首先在2002年春季发布的ARM11处理器中使用。除此之外，v6还支持多微处理器内核。
ARM体系结构总结
|
核 |
体系结构 |
|
ARM1 |
V1 |
|
ARM2 |
V2 |
|
ARM2aS，ARM3 |
V2a |
|
ARM6，ARM600，ARM610 |
V3 |
|
ARM7，ARM700，ARM710 |
V3 |
|
ARM7TDMI，ARM710T，ARM720T ARM740T |
V4T |
|
Strong ARM，ARM8，ARM810 |
V4 |
|
ARM9TDMI，ARM920T，ARM940T |
V4T |
|
ARM9E-S |
V5TE |
|
ARM10TDMI，ARM1020E |
V5TE |
|
ARM11，ARM1156T2-S，ARM1156T2F-S，ARM1176JZ-S，ARM11JZF-S |
V6 |
1）Thumb指令集（T变种）
Thumb指令集是把32位的ARM指令集的一个子集重新编码后而形成的一个特殊的16位的指令集
2）长乘指令（M变种）
长乘指令是一种生成64位相乘结果的乘法指令（此指令为ARM指令），M变种增加了两条长乘指令
3）增强型DSP指令（E变种）
E变种的ARM体系增加了一些增强处理器对典型的DSP算法处理能力的附加指令。
4）Java加速器Jazelle（J变种）
ARM的Jazelle技术是Java语言和先进的32位RISC芯片完美结合的产物。
5）ARM媒体功能扩展（SIMD变种）
表示ARM/Thumb体系版本的命名格式的ARM/Thumb体系版本由下面几部分组成的：
基本字符串ARMv。
基本字符串后为ARM指令集版本号，目前是1-6的数字字符。
ARM指令集版本号后为表示所含变种的字符。由于在ARM体系版本4以后，M变种成为系统的标准部件，所以字符M通常也不单独列出来。
最后使用的字符x表示排除某种功能。
ARM的RISC体系结构的发展中已经提供了低功耗、小体积、高性能的方案。而为了解决代码长度的问题，ARM体系结构又增加了Ｔ变种，开发了一种新的指令体系，这就是Thumb指令集，它是ARM技术的一大特色。
Thumb是ARM体系结构的扩展。它有从标准32位ARM指令集抽出来的36条指令格式，可以重新编成16位的操作码。这能带来很高的代码密度
ARM7TDMI是第一个支持Thumb的核，支持Thumb的核仅仅是ARM体系结构的一种发展的扩展，所以编译器既可以编译Thumb代码，又可以编译ARM代码
支持Thumb的ARM体系结构的处理器状态可以方便的切换、运行到Thumb状态，在该状态下指令集是16位的Thumb指令集。
在性能和代码大小之间取得平衡，在需要较低的存储代码时采用Thumb指令系统，但有比纯粹的16位系统有较高的实现性能，因为实际执行的是32位指令，用Thumb指令编写最小代码量的程序，却取得以ARM代码执行的最好性能
与ARM指令集相比．Thumb指令集具有以下局限
完成相同的操作，Thumb指令通常需要更多的指令，因此在对系统运行时间要求苛刻的应用场合ARM指令集更为适合；
Thumb指令集没有包含进行异常处理时需要的一些指令，因此在异常中断时，还是需要使用ARM指令，这种限制决定了Thumb指令需要和ARM指令配合使用。
ARM处理器核可以工作在以下2种状态
1） ARM状态
32位，ARM状态下执行字对准的32位ARM指令；
2）Thumb状态
16位，Thumb状态下执行半字对准的16位Thumb指令。在Thumb状态下，程序计数器PC使用位1选择另一个半字。
在程序执行的过程中，处理器可以在两种状态下切换。
ARM和Thumb之间状态的切换不影响处理器的模式或寄存器的内容。
ARM指令集和Thumb指令集都有相应的状态切换命令。
ARM处理器在开始执行代码时，只能处于ARM状态。
ARM处理器在两种工作状态之间切换方法：
进入Thumb状态：
当操作数寄存器Rm的状态位bit［0］为1时，执行BX Rm指令进入Thumb状态（指令详细介绍见第三章）。如果处理器在Thumb状态进入异常，则当异常处理（
IRQ，FIQ，Undef，Abort和SWI）返回时，自动切换到Thumb状态。
进入ARM状态：
当操作数寄存器Rm的状态位bit［0］为0时，执行BX Rm指令进入ARM状态。如果处理器进行异常处理（IRQ，FIQ，Undef，Abort和SWI），在此情况下，把PC放入异常模式链接寄存器LR中，从异常向量地址开始执行也可以进入ARM状态
CPSR（当前程序状态寄存器）的低5位用于定义当前操作模式 , 如图示：
除用户模式外的其他6种模式称为特权模式。
特权模式中除系统模式以外的5种模式又称为异常模式，即：
FIQ（Fast Interrupt Request）
IRQ（Interrupt ReQuest）
SVC（Supervisor）
中止（Abort）
未定义（Undefined）
ARM处理器总共有37个寄存器，可以分为以下两类寄存器：
1） 31个通用寄存器：R0～R15；
R13_svc、R14_svc；
R13_abt、R14_abt；
R13_und、R14_und；
R13_irq、R14_irq；
R8_frq-R14_frq。
2）6个状态寄存器
CPSR；SPSR_svc、SPSR_abt、SPSR_und、SPSR_irq和SPSR_fiq 。
1）ARM状态的寄存器简介：
ARM状态下的寄存器组织：
2) ARM状态的通用寄存器
不分组寄存器（The unbanked registers） R0~R7
分组寄存器（The banked registers）： R8~R14
程序计数器：R15（PC）
不分组寄存器R0~R7
R0~R7是不分组寄存器。这意味着在所有处理器模式下，它们每一个都访问的是同一个物理寄存器。它们是真正并且在每种状态下都统一的通用寄存器。
未分组寄存器没有被系统用于特别的用途，任何可采用通用寄存器的应用场合都可以使用未分组寄存器，但必须注意对同一寄存器在不同模式下使用时的数据保护.
分组寄存器R8-R14 ：
分组寄存器R8-R12：
FIQ模式分组寄存器R8~R12 。
FIQ以外的分组寄存器R8~R12 。
分组寄存器R13、R14
寄存器R13通常用做堆栈指针SP 。
寄存器R14用作子程序链接寄存器（Link Register－LR），也称为LR。
程序计数器R15 ：
寄存器R15被用作程序计数器，也称为PC 。
R15值的改变将引起程序执行顺序的变化，这有可能引起程序执行中出现一些不可预料的结果。
ARM处理器采用多级流水线技术，因此保存在R15的程序地址并不是当前指令的地址。
一些指令对于R15的用法有一些特殊的要求。
3)ARM程序状态寄存器
所有处理器模式下都可以访问当前的程序状态寄存器CPSR。CPSR包含条件码标志、中断禁止位、当前处理器模式以及其它状态和控制信息。
在每种异常模式下都有一个对应的物理寄存器——程序状态保存寄存器SPSR。当异常出现时，SPSR用于保存CPSR的状态，以便异常返回后恢复异常发生时的工作状态。
CPSR和SPSR的格式
Thumb状态下的寄存器集是ARM状态下寄存器集的子集。程序员可以直接访问8个通用的寄存器（R0~R7），程序计数器PC、堆栈指针SP、连接寄存器LR和当前状态寄存器CPSP。每一种特权模式都各有一组SP，LR和SPSR
在ARM体系结构中，异常中断用来处理软件中断、未定义指令陷阱（它不是真正的“意外”事件）及系统复位功能（它在逻辑上发生在程序执行前而不是在程序执行中，尽管处理器在运行中可能再次复位）和外部事件，这些“不正常”事件都被划归“异常”，因为在处理器的控制机制中，它们都使用同样的流程进行异常处理。
ARM的异常中断响应过程；
从异常中断处理程序中返回 ；
异常中断向量表；
异常中断的优先级 ；
从异常中断处理程序中返回
ARM处理器对异常中断的响应过程如下：
将CPSR的内容保存到将要执行的异常中断对应的SPSR中。
设置当前状态寄存器CPSR中的相应位
将引起异常指令的下一条指令的地址保存到新的异常工作模式的R14 。
给程序计数器（PC）强制赋值。
每个异常模式对应有两个寄存器R13_
FIQ模式还有额外的专用寄存器R8_fiq～R12_fiq，使用这些寄存器可以加快快速中断的处理速度。
从异常中断处理程序中返回时，需要执行
以下四个基本操作 ：
所有修改过的用户寄存器必须从处理程序的保护堆栈中恢复（即出栈）。
将SPSR_mode寄存器内容复制到CPSR中，使得CPSR从相应的SPSR中恢复，即恢复被中断的程序工作状态。
根据异常类型将PC变回到用户指令流中相应指令处。
最后清除CPSR中的中断禁止标志位I/F。
异常中断向量表
中断向量表中指定了各异常中断与其处理程序的对应关系。
每个异常中断对应的中断向量表的4个字节的空间中存放一个跳转指令或者一个向PC寄存器中赋值的数据访问指令。
存储器的前8个字中除了地址0x00000014之外，全部被用作异常矢量地址。
|
异常类型 |
向量地址 |
优先级 |
异常中断含义 |
|
复位（Reset） |
0x00000000 |
1 |
当处理器的复位引脚有效时，系统产生复位异常中断，程序跳转到复位异常中断处理程序处执行。复位异常中断通常用在下面几种情况下：系统加电时 系统复位时 跳转到复位 中断向量处执行，称为软复位 |
|
未定义的指令 （undefined instruction） |
0x00000004 |
6 |
当ARM处理器或者是系统中的协处理器认为当前指令未定义时,产生未定义的指令异常中断.可以通过该异常机制仿真浮点向量运算. |
|
软件中断 （SWI） |
0x00000008 |
6 |
这是一个由用户定义的中断指令。可用于用户模式下的程序调用特权操作 |
|
指令预取中止（Prefech Abort） |
0x0000000C |
5 |
如果处理器预取的指令的地址不存在，或者该地址不允许当前指（Prefech Abort）令访问，当该被预取的指令执行时，处理器产生指令预取中止异常中断 |
|
数据访问中止（Data Abort） |
0x00000010 |
2 |
如果数据访问指令的目标地址不存在，或者该地址不允许当前指令访问，处理器产生数据访问中止异常中断 |
|
外部中断请求（IRQ） |
0x00000018 |
4 |
当处理器的外部中断请求引脚有效，而且CPSR寄存器的I控制位被清除时，处理器产生外部中断请求（IRQ）异常中断。系统中各外设通常通过该异常中断请求处理器服务 |
|
快速中断请求（FIQ） |
0x0000001C |
3 |
当处理器的外部快速中断请求引脚有效，而且CPSR寄存器的F控制位被清除时，处理器产生外部中断请求（FIQ） |
异常中断的优先级
当几个异常中断同时发生时，在ARM中通过给各异常中断赋予一定的优先级来实现处理次序：
复位（最高优先级）；
数据异常中止；
FIQ；
IRQ；
预取指异常中止；
SWI、未定义指令（包括缺协处理器）。
1）ARM的3级流水线介绍
到ARM7为止的ARM处理器使用的简 单3级流水线分别为：
取指级 ；
译码级 ；
执行级 ；
ARM单周期指令的三级流水线操作
ARM多周期指令的3级流水线操作
在3级流水线的执行过程中，当通过R15寄存器直接访问PC时，必须考虑到此时流水线的执行过程的真实情况
使用5级流水线的ARM处理器包含下面5个流水线级：
取指
译码
执行
缓冲\数据
回写
多级存储器使它包括一个容量小但速度快的从存储器和一个容量大但速度慢的主存储器，根据典型程序的实验统计，这个存储器系统的外部行为在绝大部分时间象一个即大又快的存储器。这个容量小但速度快的元件是Cache，它自动地保存处理器经常用到的指令和数据的拷贝。
本节首先对ARM支持的存储数据类型和处理器中数据存储格式进行介绍，在此基础上介绍了ARM存储器的接口设计，主要包括存储器接口、Cache、MMU和保护单元，建立起ARM处理器的整个存储体系的概念和设计方法。
ARM处理器支持以下6种数据类型：
8位有符号和无符号字节。
16位有符号和无符号半字，它们以两字节的边界定位。
32位有符号和无符号字，它们以4字节的边界定位。
存储器组织在以字节为单位寻址的存储器中有“小端”和“大端”两种方式存储字，这两种方式是根据最低有效字节与相邻较高有效字节相比是存放在较低的还是较高的地址来划分的，两种存储方式如图所示。
寄存器组
片上RAM
片上Cache
主存储器
硬盘
ARM通过增加硬件协处理器来支持对其指令集的通用扩展，通过未定义指令陷阱支持这些协处理器的软件仿真。简单的ARM核提供板级协处理器接口，因此协处理器可以作为一个独立的元件接入。
最常使用的协处理器是用于控制片上功能的系统协处理器，例如控制ARM720上的高速缓存Cache和存储器管理单元MMU等。ARM也开发了浮点协处理器，也可以支持其它的片上协处理器。ARM体系结构支持通过增加协处理器来扩展指令集的机制。
先进的微控制器总线体系结构
AMBA是ARM公司公布的总线标准
AHB（Advanced High-performance Bus）：用于连接高性能系统模块。它支持突发数据传输方式及单个数据传输方式，所有时序参考同一个时钟沿。
ASB（Advanced System Bus）：用于连接高性能系统模块，它支持突发数据传输模式。
APB（Advance Peripheral Bus）：是一个简单接口支持低性能的外围接口。
嵌入式调试
调试处理器核
ARM调试硬件
EmbeddedICE
在高性能的32位嵌入式SoC设计中，几乎都是以ARM作为处理器核。ARM核已是现在嵌入式SoC系统芯片的核心，也是现代嵌入式系统发展的方向。
ARM处理器核作为基本处理单元，根据发展需求还集成了与处理器核密切相关的功能模块，如Cache存储器和存储器管理MMU硬件，这些基于微处理器核并集成这些IP核的标准配置的ARM核都具有基本“CPU”的配置，这些内核称为CPU核。
ARM处理器核当前有6 个系列产品：
ARM7 ARM9
ARM9E ARM10E,
SecurCore ARM11
Intel公司推出的：
StrongARM
Xscale
ARM7TDMI是ARM公司最早为业界普遍认可且得到了最为广泛应用的处理器核，特别是在手机和PDA中，随着ARM技术的发展，它已是目前最低端的ARM核。
ARM7：32位ARM体系结构4T版本；
T：“Thumb”16位压缩指令集；
D：支持片上Debug（调试），使处理器能够停止以响应调试请求；
M：增强型Multiplier，与前代相比具有较高的性能且产生64位的结果；
I：“EmbeddedICE”硬件以支持片上断点和观察点。
1）ARM7TDMI组织结：ARM7TDMI重要的特性有
实现ARM体系结构版本4T，支持64位结果的乘法，半字、有符号字节存取；
支持Thumb指令集，可降低系统开销；
32×8 DSP 乘法器；
32位寻址空间- 4GB 线性地址空间；
它包含了EmbeddedICE模块以支持嵌入式系统调试；
调试硬件由JTAG测试访问端口访问，因此JTAG控制逻辑被认为是处理器核的一部分。
广泛的ARM 和第三方支持，并与 ARM9 Thumb 系列 ARM10 Thumb 系列和StrongARM处理器相兼容。
2）ARM7TDMI硬件接口
按接口信号的功能划分为存储器接口、MMU接口、片上调试、JTAG边界扫描扩展以及时钟接口等十四类接口信号。各接口信号包括接口信号和接口控制信号
ARM7TDMI核的外围硬件接口信号图
1、存储器接口
存储器接口包括32位地址（A［31：0］）、双向数据总线D［31：0］、分开的数据输出Dout［31：0］和数据输入Din［31：0］总线以及10个控制信号，这10个控制信号及含义分别为：
表示一个需要存储器访问的处理器周期；
seq指示存储器地址与前周期使用的地址连续（也可能相同）；
lock指示处理器应该保持总线，以确保SWAP指令读相和写相的不可分割性；
指示处理器执行的是读周期还是写周期；
mas［1：0］是对存储器访问大小的编码，指出访问的是字节、半字或字；
2、MMU接口
ARM7TDMI处理器核提供了MMU的接口控制信号，进行存储器区域的访问控制：
（传送控制）信号
mode［4：0］信号
中止（abort）：
3、总线控制
通常ARM7TDMI核一经得到新地址就立即发出总线控制请求，以便MMU或存储器控制器有最长的时间来处理它。但是在简单的系统中，地址总线直接连接到ROM或SRAM，需要把原来的地址保持到周期的末端。处理器核有一个由ape控制的锁存器，当外部逻辑需要时它可以给地址重新定时。
（传送控制）信号
其它总线控制信号，abe，ale，tbe，busen，highz，busdis和ecapclk执行各种其它功能
4、时钟控制
处理器所有的状态变化由存储器时钟mclk控制 \
5、状态输出
Tbit信号表明当前处理器执行的是ARM指令还是Thumb指令
6、配置
bigend信号是用来在小端和大端格式之间选择，即选择字节按地址的存放位置顺序。
7、中断
处理器所有的状态变化由存储器时钟mclk控制
8、初始化
reset信号是用来复位、启动处理器，处理器从地址0000000016开始执行程序
9、Debug接口
ARM7TDMI实现了典型的ARM调试结构
10、协处理器接口
协处理器接口信号包括cpi、cpa和cpb，另外opc是提供给协处理器的信号
11、电源
ARM7TDMI核应在正常5V或3V电源电压下操作，这主要依赖于实现工艺技术和在核中使用的电路设计形式
12、JTAG接口
JTAP控制信号符合标准的规定，这些控制信号通过专用引脚连到片外测试控制器。
13、TAP信息
用来支持对JTAP系统增加更多的扫描链
14、边界扫描扩展
3）综合的ARM7TDMI-ARM7TDMI－S
ARM7TDMI－S是ARM7TDMI的一个可综合的版本，它是以高级语言描述的“软”IP核，可以根据用户选择的目标工艺的单元库来进行逻辑综合和物理实现，它比“硬”的IP核更易于转移到新的工艺技术上实现。
综合出的整个核比“硬”核大50％，电源效率降低50％。同时ARM7TDMI－S在综合过程中存在支持关于处理器核功能的选项，这些选项会导致综合出处理器核较小而且的功能有所下降。
4）ARM7TDMI应用
ARM7TDMI处理器核在存储器配置较简单的系统中广泛应用，最为成功的典型例子是手机、PDA，在此应用中，ARM7TDMI已成为用于控制和用户接口功能的事实上的标准处理器。当需要实现高性能时，具有简单存储器系统单纯的ARM7TDMI已不能满足，系统的复杂程度必然要增加。往往是在ARM7TDMI上增加Cache存储器、以ARM CPU核的形式增加软件从片外存储器读、写性能。
ARM8核是从1993年到1996年开发的，并开发了具有片上Cache及存储器管理单元高性能ARM CPU芯片以满足比ARM7的3级流水线更高性能的ARM核的需求。
ARM9TDMI将流水线的级数从ARM7TDMI的3级增加到5级，并使用分开的指令与数据存储器的Harvard体系结构。ARM9TDMI的性能在相同工艺条件下近似达到ARM7TDMI两倍
1）ARM9TDMI技术特点
支持Thumb指令集；
含有EmbeddedICE模块支持片上调试；
通过采用5级流水线以增加最高时钟速率；
分开的指令与数据存储器端口以改善CPI，提高处理器性能。
2）ARM9TDMI组织
ARM9内核采用了与后面要讲到的Strong ARM相同的5级流水线。ARM9TDMI与StrongARM核的主要区别在于StrongARM有一个与寄存器读出级并行操作的专用的转移加法器进行转移地址计算，而ARM9TDMI使用数据路径中的ALU来计算转移目标地址。
3）ARM9TDMI的流水线操作
ARM9内核采用了与后面要讲到的Strong ARM相同的5级流水线。ARM9TDMI与StrongARM核的主要区别在于StrongARM有一个与寄存器读出级并行操作的专用的转移加法器进行转移地址计算，而ARM9TDMI使用数据路径中的ALU来计算转移目标地址。
ARM7TDMI与ARM9TDMI流水线比较
4）Thumb解码和存储器读写
5）协处理器支持
6）片上调试
7）低电压操作
8）ARM9TDMI应用
9）ARM9E-S及ARM946E-S和ARM966E-S
ARM10TDMI属于ARM处理器核中的高端处理器核，ARM10TDMI的性能在相同工艺条件下近似达到也以ARM9TDMI的两倍性能工作。ARM1020E/ARM10200是基于ARM10TDMI核设计的高性能CPU核。
增加最高时钟速率。
1995年，ARM、Apple、DEC公司联合声明将开发一种应用于PDA的高性能、低功耗、基于ARM体系结构的StrongARM微处理器。
StrongARM主要特点有：
具有寄存器前推的5级流水线；
除64位乘法、多寄存器传送和存储器/寄存器交换指令外，其它所有普通指令均是单周期指令；
16KB、32路相联的指令Cache，每行32字节；
16KB、32路相联的写回式数据Cache，每行32字节；
分开的32数据项的指令和数据地址变换后备缓冲器；
8数据项的写缓冲器，每个数据项16个字节；
低功耗的伪静态操作。
StrongARM的乘法部件很有特色。不论处理器的时钟速率有多高，乘法器以每周期计算12位，用1~3个时钟周期计算两个32位操作数的乘积。对于数字信号处理性能要求很高的应用来说，StrongARM的高速乘法器有很大的潜力。
微处理器使用系统控制协处理器CP15来管理片上MMU和Cache资源，并且集成了JTAG边界扫描测试电路以支持印制板连接测试。（没有实现器件内部电路测试的JTAG“in-test”指令）。
StrongARM的五级流水线
取指（从指令Cache）。
指令译码及寄存器读；转移目标计算及执行。
移位及ALU操作，包括数据传送的存储器地址计算。
数据Cache访问
结果写回到寄存器文件
寄存器前推通路将中间结果传给下一条指令，以避免读后写冒险引起的寄存器互锁停顿。
从下一条指令的取指级传送PC+4的PC通路给出当前指令的PC+8，作为r15并用于转移目标计算。
StrongARM处理器流水线的特点
要在一个周期内完成寄存器控制的移位和基址加变址寻址存储操作，寄存器需要有三个读端口。
要在一个周期内完成自动变址的装入（load）操作，寄存器需要两个写端口。
执行级的地址增值器支持多装入（load）/存储（store）指令。
有很多源可以产生下一个PC值。
Intel XScale系列处理器核是基于ARMv5TE体系结构的，它提供了从手持互联网设备到互联网基础设施产品全面解决方案，支持16位Thumb指令和DSP扩充。基于XScale技术开发的系列微处理器，由于超低功率与高性能的组合使Intel XScale适用于广泛的互联网接入设备
SecurCore系列微处理器专为安全需要而设计，提供了完善的32位RISC技术的安全解决方案，因此，SecurCore系列微处理器除了具有ARM体系结构的低功耗、高性能的特点外，还具有其独特的优势，即提供了对安全解决方案的支持。
带有灵活的保护单元，以确保操作系统和应用数据的安全。
采用软内核技术，防止外部对其进行扫描探测。
可集成用户自己的安全特性和其他协处理器。
基于ARM核的芯片选择
从应用的角度上ARM芯片选择的一般原则：
MMU
处理器速度
内置存储器容量
USB接口
GPIO数量
中断控制器
IIS（Integrate Interface of Sound）音频接口
nWAIT信号
从应用的角度上ARM芯片选择的一般原则：
RTC（Real Time Clock）
LCD控制器
PWM输出
