分类： 嵌入式
2012-06-16 16:07:26
SDRAM内部L-Bank示意图，这是一个8X8的阵列，B代表L-Bank地址编号，C代表列地址编号，R代 表行地址编号。如果寻址命令是B1、R2、C6，就能确定地址是图中红格的位置。
目前的内存芯片基本上都是4个L-Bank设计，也就是说一共有4个这样的“表格”。寻址的流程也就是——先指定L-Bank地址，再指定行地址，然后指 列地址最终的确寻址单元。
在实际工作中，L-Bank地址与相应的行是 地址 同时发出的，此时这个命令称之为“行有效”或“行激活”（Row Active）。在此之后，将发送列地址寻址命令与具体的操作命令（是读还是写），这两个命令也是同时发出的，所以一般都会以“读/写命令”来表示列寻 址。 根据相关的标准，从行有效到读/写命令发出之间的间隔被定义为tRCD，即RAS to CAS Delay（RAS至CAS延迟，RAS就是行地址选通脉冲，CAS就是列地址选通脉冲）， 大家也可以理解为行选通周期。tRCD是 SDRAM的一个重要时序参数，可以通过主板BIOS经过北桥芯片进行调整。广义的tRCD以时钟周期（tCK，Clock Time）数为单位，比如tRCD=2，就代表延迟周期为两个时钟周期，具体到确切的时间，则要根据时钟频率而定，对于PC100 SDRAM（时钟频率等同于DDR-200），tRCD=2，代表20ns的延迟，对于PC133（时钟频率等于DDR-266）则为15ns。
图中显示的是tRCD=3
接下来， 相关的列地址被选中之后，将会触发数据传输，但从 存储单元中输出到真正出现在内存芯片的 I/O 接口之间还需要一定的时间（数据触发本身就有延迟，而且还需要进行信号放大），这段时间就是非常著名的 CL（CAS Latency，列地址脉冲选通潜伏期） 。CL 的数值与 tRCD 一样，以时钟周期数表示。如 DDR-400，时钟频率为 200MHz，时钟周期为 5ns，那么 CL=2 就意味着 10ns 的潜伏期。不过 ，CL 只是针对读取操作，对于 SDRAM，写入是没有潜伏期的，对于 DDR SDRAM，写入潜伏期在 0.75 至 1.25 个时针周期之间。
图中标准CL=2，tAC是有关内部信号处理的周期，可以不用关心
目前内存的读写基本都是连续的，因为与CPU交换的数据量以一个Cache Line（即CPU内Cache的存储单位）的容量为准，一般为64字节。而现有的P-Bank位宽为8字节，那么就要一次连续传输8次，这就涉及到我们 也经常能遇到的突发传输的概念。 突发（Burst） 是指在同一行 中相邻的存储单元连续进行数据传输的方式，连续传输的周期数就是突发长度（Burst Lengths，简称BL）。
在进行突发传输时，只要指定起始列地址与突发长度，内存就会依次地自动对后面相应数量的存储单元进行读/写操作而不再需要控制器连续地提供列地址（SDRAM与DDR SDRAM的突发传输对列寻址的操作数量有所不同，在此不再细说）。这样，除了第一笔数据的传输需要若干个周期（主要是之前的延迟，一般的是 tRCD+CL）外，其后每个数据只需一个周期的即可获得。
突发连续读取模式： 只要指定起始列地址与突发长度，后续的寻址 与数据的读取自动进行，而只要控制好两段突发读取命令的间隔周期（与BL相同）即可做到连续的突发传输。
在数据读取完之后，为了腾出读出放大器以供同一L-Bank 内其他行的寻址并传输数据，内存芯片将进行预充电的操作来关闭当前工作行。还是以上面那个L-Bank示意图为例。当前寻址的存储单元是B1、R2、 C6。如果接下来的寻址命令是B1、R2、C4，则不用预充电，因为读出放大器正在为这一行服务。但如果地址命令是B1、R4、C4，由于是同一L- Bank的不同行，那么就必须要先把R2关闭，才能对R4寻址。 从开始关闭现有的工作行，到 可以打开新的工作行之间的间隔就是tRP （Row Precharge command Period，行预充电有效周期），单位也是时钟周期数。
本图为一个完整的从行寻址到行关闭的时序图，图中所表示的 tRCD=2、CL=2、tRP=2
从上图中我们还发现了一个在 DDR SDRAM 时代经常被人提起，也经常会在 BIOS 中出现的参数—— tRAS。tRAS 在内存规范中的解释是 ACTIVE to PRECHARGE command，即从行有效命令发出至预充电命令发出之间的间隔。这也是本专题第一部分中所要重要谈到的话题。在深入分析它之前，我们先了解一下哪些因素 会影响到内存的性能。
