使用Verilog库

在Cadence Verilog仿真器中使用Verilog库：
使用库文件
在命令行中使用选项：-v file_name
使用库目录
在命令行中使用选项 –y directory_name
在命令行中使用选项 +libext+file_extension


在使用库目录时，如果每个文件都有一个扩展名，则在Cadence Verilog仿真器必须用+libext选项指定其扩展名。仿真器中没有缺省地使用.v作扩展名


使用-v或-y选项指定库时，只编译那些设计中用到的模块。如果在命令行中直接输入库文件名而没有使用-v选项 （或在文件中使用编译指导`include），则库中所有模块都被编译。使用选项大大压缩编译时间及内存空间。在NC Verilog中也压缩了使用的磁盘空间。