深亚微米ESD 保护器件GGNMOS 性能分析与设计

集成电路工艺发展到深亚微米阶段，器件的物理尺寸日益减少，静电放电
（Electrostatic Discharge，ESD）对集成电路的危害变得越来越显著。据统计，将近40%
的集成电路失效是由静电放电引起的[1]。因此，对集成电路进行ESD 保护设计也变得尤
为重要。
使用器件对集成电路进行ESD 保护时，常用器件为GGNMOS(栅极接地N 型MOS
管)、GDPMOS(栅极接VDD 电源的P 型MOS 管)和SCR（可控硅）等等[2]。由于GGNMOS
与集成电路CMOS 工艺很好的兼容性，GGNMOS 得到了广泛的应用。GGNMOS 及寄
生NPN 结构如图1 所示，GGNMOS 传输线脉冲(transmission line pulse，TLP)测试曲
线如图2 所示。
当一压点（PAD）上加ESD 正向脉冲时，高静电电压加在漏结上（N+/P），该结反
偏，器件进入高阻抗状态，直到达到雪崩击穿（一次击穿）电压为止，在图2 中对应一
次击穿电压为Vt1，在耗尽区产生的电子-空穴对，电子被漏极接触电极收集，而空穴被
衬底接触电极收集，由于衬底寄生电阻RSUB 的存在，使衬底电压升高，当达到能使源
PN 结正偏时，电子从源区注入漏，此时，NMOS 管内部的寄生双极型NPN 管开启，
GGNMOS 进入微分负阻区。此时由正向导通的寄生双极型NPN 泄放ESD 电流，
MOSFET 源漏电压降至接近寄生的双极型晶体管的集电极-发射极导通电压。当电流继
续上升，在漏端的碰撞离化点附近大的载流子密度使得电流密度非常大，产生局部“热
点”，当流过器件漏端的电流密度过大，就会造成热击穿。通常漏端的热击穿点位于栅
边缘附近，热击穿对应的击穿电压为二次击穿电压Vt2。
当使用GGNMOS作为集成电路的ESD保护电路的器件时，为得到良好的ESD性能，
通常需要降低一次击穿电压Vt1和增加二次击穿电流It2。增加It2最常用的方法是增加保护
管的面积（采用多指条晶体管），其结构就相当于多个单指条的NMOS并联在一起[3]。
采用多指条晶体管的方法提高GGNMOS管的ESD性能时，由于工艺不平整性或者衬底等
效电阻大小不一，当ESD应力来临时，往往出现某个指条首先导通，导致ESD电流只从
该指条泄放，其它指条形同虚设，降低了多指条晶体管的ESD性能，为提高ESD性能，
则需要使其所有指条在ESD应力来临时都导通，为此需要提高GGNMOS管的二次击穿电
压Vt2，因此，提高GGNMOS的ESD性能就要降低Vt1，增大It2或者Vt2。