像素时钟的公式:
VCLK = HCLK/[(CLKVAL+1)X2]
在本系统中,HCLK的值为100M HZ
下面是几个参量与s3c2410fb_display数据结构之间的关系:
VBPD是vertical back porch 表示在一帧图像开始时，垂直同步信号以后的无效的行数，对应upper_margin；
VFBD是vertical front porch 表示在一帧图像结束后，垂直同步信号以前的无效的行数，对应lower_margin；
VSPW是vertical sync pulse width 表示垂直同步脉冲的宽度，用行数计算，对应vsync_len；
HBPD是horizontal back porch 表示从水平同步信号的下降沿开始到一行的有效数据开始之间的VCLK的个数，对应left_margin；
HFPD是horizontal front porth 表示一行的有效数据结束到下一个水平同步信号开始之间的VCLK的个数，对应right_margin；
HSPW是horizontal sync pulse width 表示水平同步信号的宽度，用VCLK计算，对应hsync_len；
根据LQ61D133的数据手册，可以得到如下的数据:
left_margin = 48
right_margin = 16
hsync_len = 96
upper_margin = 32
lower_margin = 11
vsync_len = 2
pixclock = 39714
lcdcon1 : 17~8 CLKVAL 6~5 select the display mode 4~1 select the bpp mode 0 enable output
lcdcon2 : 31~24 VBPD 23~14 LINEVAL 13~6 VFPD 5~0 VSPW
lcdcon3 : 25~19 HBPD 18~8 HOZVAL 7~0 HFPD
lcdcon4 : 7~0 HSPW
lcdcon5 :
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