PLL(Phase Locked Loop)： 为锁相回路或锁相环,用来统一整合时脉讯号,使内存能正确的存取资料。PLL用于振荡器中的反馈技术。
锁相环是一种反馈电路，其作用是使得电路上的时钟和某一外部时钟的相位同步。PLL通过比较外部信号的相位和由压控晶振（VCXO）的相位来实现同步的，在比较的过程中，锁相环电路会不断根据外部信号的相位来调整本地晶振的时钟相位，直到两个信号的相位同步。
在数据采集系统中，锁相环是一种非常有用的同步技术，因为通过锁相环，可以使得不同的数据采集板卡共享同一个采样时钟。因此，所有板卡上各自的本地80MHz和20MHz时基的相位都是同步的，从而采样时钟也是同步的。因为每块板卡的采样时钟都是同步的，所以都能严格地在同一时刻进行数据采集。
通过锁相环同步多块板卡的采样时钟所需要的编程技术会根据您所使用的硬件板卡的不同而不同。对于基于PCI总线的产品（M系列数据采集卡，PCI数字化仪等），所有的同步都是通过RTSI总线上的时钟和触发线来实现的；这时，其中一块版板卡会作为主卡并且输出其内部时钟，通过RTSI线，其他从板卡就可以获得这个用于同步的时钟信号，对于基于PXI总线的产品，则通过将所有板卡的时钟于PXI内置的10MHz背板时钟同步来实现锁相环同步的。
http://www.altera.com.cn/support/devices/pll_clock/basics/pll-basics.html
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PLL在电子电路中的应用
PLL即锁相环，基本原理图是：
输入信号－> 鉴相器 －> 低通滤波器 －> 压控振荡器－> 输出信号
^|_____________________ |
鉴相器有两个输入，分别是输入信号和压控振荡器的输出信号，在二者相位差和频
率差不是很大的情况下，鉴相器的输出与两输入信号之差成正比，鉴相器的输出为模
拟信号，其通过低通滤波器虑除高频杂波，后进入压控振荡器，压控振荡器的输出频
率随其输入电压的改变而改变。
从原理图上看，PLL实际上是一负反馈系统，只要输入信号在正常范围内，输出信号
在“一定时间内”都能跟上。输入信号发生变化后，输出信号跟踪输入信号的过程称之
为捕获；输出信号跟踪完毕时称之为锁定；输入信号变化过快导致输出信号无法跟踪
时称为失锁。
通过PLL可以方便实现N倍频，原理如下：
输入信号－> 鉴相器 －> 低通滤波器 －> 压控振荡器－> 输出信号
^|______N分频器______________|
此外，可以实现小数倍频，原理如下：
输入信号－> 鉴相器 －> 低通滤波器 －> 压控振荡器－> 输出信号
^|________N分频器/N+1分频_________|
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|------ 模式控制 ――---------> |
模式控制模块可以选择分频器处于N分频器还是N+1分频，若通过模式控制模块实现
10个clk中有9个clk为N分频，1个clk为N+1分频，则实际输出信号频率为（N＋0.1）×
输入频率。
PLL电路本质是模拟电路，与ARM内核的数字电路截然不同，故在CPU中处于独立地
位，另外很多CPU的PLL供电为单独供电，且对PLL供电质量要求较高。
