全部博文（319）
| 标题 | 阅读 | 评论 | 转发 | 发布日期 | |
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| 提高代码健壮性 | 2616 | 0 | 0 | 2010-09-07 | |
| Verilog中宏定义位宽带来的问题 | 6212 | 0 | 0 | 2010-09-07 | |
| 一个verilog高手的经验之谈 | 1629 | 0 | 1 | 2010-08-04 | |
| 条件编译命令 `ifdef、`else、`endif 的用法 | 7757 | 0 | 0 | 2010-07-29 | |
| Modelsim快捷键 | 3858 | 0 | 0 | 2010-06-20 | |
| verilog assign语句的用法未解之谜 | 12821 | 1 | 1 | 2010-06-19 | |
| $strobe $monitor $display | 1686 | 0 | 0 | 2010-06-19 | |
| verilog 不可综合语句 总结 汇总 | 1971 | 0 | 1 | 2010-06-08 | |
| 可综合的verilog语法子集 | 3665 | 0 | 1 | 2010-06-08 | |
| verilog 可综合的代码风格 | 4480 | 0 | 1 | 2010-06-08 |
