高手进阶，终极内存技术指南——完整/进阶版16

也因此，真正的行、列地址数量也与同规格SDRAM不一样了。以本芯片为例，在读取时，L-Bank在内部时钟信号的触发下一次传送8bit的数据给读取锁存器，再分成两路4bit数据传给复用器，由后者将它们合并为一路4bit数据流，然后由发送器在DQS的控制下在外部时钟上升与下降沿分两次传输4bit的数据给北桥。这样，假如时钟频率为100MHz，那么在I/O端口处，由于是上下沿触发，那么就是传输频率就是200MHz。现在大家基本明白DDR SDRAM的工作原理了吧，这种内部存储单元容量（也可以称为芯片内部总线位宽）=2×芯片位宽（也可称为芯片I/O总线位宽）的设计，就是所谓的两位预取（2-bit Prefetch），有的公司则贴切的称之为2-n Prefetch（n代表芯片位宽）。二、DDR SDRAM与SDRAM的不同 DDR SDRAM与SDRAM的不同主要体现在以下几个方面。 DDR SDRAM与SDRAM的主要不同对比表 （上图可点击放大） DDR SDRAM与SDRAM一样，在开机时也要进行MRS，不过由于操作功能的增多，DDR SDRAM在MRS之前还多了一EMRS阶段（Extended Mode Register Set，扩展模式寄存器设置），这个扩展模式寄存器控制着DLL的有效/禁止、输出驱动强度、QFC 有效/无效等。 由于EMRS与MRS的操作方法与SDRAM的MRS大同小异，在此就不再列出具体的模式表了，有爱好的话可查看相关的DDR内存资料。下面我们就着重说说DDR SDRAM的新设计与新功能。 如日中天——DDR SDRAM（下）
1、 差分时钟差分时钟（参见上文“DDR SDRAM读操作时序图”）是DDR的一个必要设计，但CK#的作用，并不能理解为第二个触发时钟（你可以在讲述DDR原理时简单地这么比喻），而是起到触发时钟校准的作用。由于数据是在CK的上下沿触发，造成传输周期缩短了一半，因此必须要保证传输周期的稳定以确保数据的正确传输，这就要求CK的上下沿间距要有精确的控制。但因为温度、电阻性能的改变等原因，CK上下沿间距可能发生变化，此时与其反相的CK#就起到纠正的作用（CK上升快下降慢，CK#则是上升慢下降快）。而由于上下沿触发的原因，也使CL=1.5和2.5成为可能，并轻易实现。 与CK反相的CK#保证了触发时机的准确性